TY  - CPAPER
U1  - Konferenzveröffentlichung
A1  - Jansen, Dirk
T1  - Entwurf des RISC-Kerns FHOENIX zur Integration in SOC Designs
T2  - MPC-Workshop Juli 2004
N2  - Es wurde ein neuer Prozesskern FHOENIX, in großen Teilen kompatibel mit dem Kern FHOP, entwickelt und auf FPGA verifiziert. Der Kern soll die Basis für zukünftige SOC-Designs bilden. Gegenüber dem bestehenden Design wurde die Performance um den Faktor 5 gesteigert. Die verwendete Harvard-Architektur ermöglicht gleichzeitigen Zugriff auf Programme wie Daten. Der Bootvorgang erfolgt durch Laden eines Images aus einem Flash-Memory über eine serielle SPI-Schnittstelle. Die zur Applikations-Entwicklung notwendige Integrierte Entwicklungsumgebung wurde durch eine Modifikation der FHOP-IDE gewonnen und verfügt jetzt auch über einen C-Compiler.
KW  - Mikroelektronik
KW  - RISC-Kerns FHOENIX
Y1  - 2004
UR  - https://nbn-resolving.org/urn:nbn:de:bsz:ofb1-opus4-60026
SN  - 1862-7102
SS  - 1862-7102
VL  - 32
SP  - 5
EP  - 14
ER  -