@inproceedings{Dusch2010,
  author    = {Benjamin Dusch},
  title     = {Design for Testability (DFT) Strukturen f{\"u}r ASIC-Design und ihre Emulation auf FPGA},
  series = {Tagungsband zum Workshop der Multiprojekt-Chip-Gruppe Baden-W{\"u}rttemberg},
  volume    = {44},
  address   = {Ulm},
  organization    = {Hochschule Ulm},
  issn      = {1862-7102},
  pages     = {39 -- 49},
  year      = {2010},
  abstract  = {Mit dem {\"U}bergang zu immer komplexeren Designs an der Hochschule Offenburg werden DFT-Strukturen wie „Boundary Scan“ und „Scan“ in ASIC-Designs notwendig. Die DFT-Struktur Scan wird hierbei zuk{\"u}nftig bei Implementierung eines speziellen Scan Chain der Core Logic des ASIC-Designs verwendet und danach in der Boundary Scan Architektur integriert. Zun{\"a}chst werden die Strukturen im recht einfachen ASIC-Design „Rolling Dice“, entwickelt am IAF der Hochschule Offenburg, implementiert. Nach Verifizierung der Funktionalit{\"a}t der Strukturen durch Emulation erfolgt die Einf{\"u}hrung in komplexere ASIC-Design wie Front-End ASIC DQPSK sowie Prozessor-ASIC PDA V.2 (beide ebenfalls entwickelt am IAF der Hochschule Offenburg). Eine Verifizierung der mit DFT-Strukturen ausgestatteten komplexeren ASIC-Design erfolgt im Rahmen dieser Ausarbeitung nicht, Bezug genommen wird haupts{\"a}chlich auf die Einf{\"u}hrung der DFT-Strukturen in das ASIC-Design des „Rolling Dice“. Ein Vergleich von Aufwand gegen{\"u}ber Nutzen bei Implementierung von DFT-Strukturen in „kleine“ gegen{\"u}ber „gro{\"s}e“ ASIC-Design bildet ein wichtiges Fazit.},
  language  = {de}
}