TY  - CHAP
U1  - Konferenzveröffentlichung
A1  - Dusch, Benjamin
T1  - Design for Testability (DFT) Strukturen für ASIC-Design und ihre Emulation auf FPGA
T2  - Tagungsband zum Workshop der Multiprojekt-Chip-Gruppe Baden-Württemberg
N2  - Mit dem Übergang zu immer komplexeren Designs an der Hochschule Offenburg werden DFT-Strukturen wie „Boundary Scan“ und „Scan“ in ASIC-Designs notwendig. Die DFT-Struktur Scan wird hierbei zukünftig bei Implementierung eines speziellen Scan Chain der Core Logic des ASIC-Designs verwendet und danach in der Boundary Scan Architektur integriert. 
Zunächst werden die Strukturen im recht einfachen ASIC-Design „Rolling Dice“, entwickelt am IAF der Hochschule Offenburg, implementiert. Nach Verifizierung der Funktionalität der Strukturen durch Emulation erfolgt die Einführung in komplexere ASIC-Design wie Front-End ASIC DQPSK sowie Prozessor-ASIC PDA V.2 (beide ebenfalls entwickelt am IAF der Hochschule Offenburg). 
Eine Verifizierung der mit DFT-Strukturen ausgestatteten komplexeren ASIC-Design erfolgt im Rahmen dieser Ausarbeitung nicht, Bezug genommen wird hauptsächlich auf die Einführung der DFT-Strukturen in das ASIC-Design des „Rolling Dice“. 
Ein Vergleich von Aufwand gegenüber Nutzen bei Implementierung von DFT-Strukturen in „kleine“ gegenüber „große“ ASIC-Design bildet ein wichtiges Fazit.
Y1  - 2010
UR  - https://nbn-resolving.org/urn:nbn:de:bsz:ofb1-opus4-60237
SN  - 1862-7102
SS  - 1862-7102
VL  - 44
SP  - 39
EP  - 49
CY  - Ulm
ER  -