@phdthesis{Unrein2018,
  type      = {Master Thesis},
  author    = {Stefan Unrein},
  title     = {Entwicklung eines generisch synthetisierbaren VHDL-Ethernet-Stacks f{\"u}r Geschwindigkeiten ab 10 Gbit/s},
  address   = {Offenburg},
  url       = {https://nbn-resolving.org/urn:nbn:de:bsz:ofb1-opus4-29225},
  pages     = {84},
  year      = {2018},
  abstract  = {Diese Abschlussarbeit besch{\"a}ftigt sich mit der Entwicklung eines VHDL-Ethernet Protokollstapels. Aufbauend auf einem existierenden Protokollstapel f{\"u}r 1 GBit/s ist das Ziel dieser Arbeit, einen Protokollstapel zu entwerfen, der eine Daten{\"u}bertragungsrate von mehr als 10 GBit/s erreicht. Dieser Protokollstapel soll die Protokolle Ethernet, IPv4, ARP, ICMP und UDP enthalten. Durch eine flexible Struktur der Ports und den Einsatz von generics soll dieser Protokollstapel leicht konfigurierbar und so f{\"u}r viele Anwendungszwecke nutzbar sein. Zun{\"a}chst wurde der existierende Protokollstapel von der Xilinx Vertix5 Serie auf die 7er Serie portiert und in Betrieb genommen. Dabei traten Probleme mit dem Transceiver und dem ARP Protokoll auf. Nachdem diese gel{\"o}st wurden, konnte ein Konzept f{\"u}r den neuen Protokollstapel erarbeitet werden. Dieser nutzt nun ein – in der Busbreite – flexibles Streaming Interface, um die Geschwindigkeit der Daten{\"u}bertragung anzupassen. Da jedes der genutzten Protokolle an die Daten einen Header/Trailer anh{\"a}ngt oder entfernt, wurden f{\"u}r diese Aufgabe insgesamt vier Low-Level-Module entwickelt. Diese Module wurden mit Hilfe einer Testbench und einer Testmatrix verifiziert. Die Protokollmodule stellen nun den Header/Trailer zusammen und f{\"u}gen diese mit Hilfe der Low-Level-Module an oder entfernen diese. Bei der Simulation des Protokollstapels wurde die Funktion der Protokolle nachgewiesen. Durch die gro{\"s}e Busbreite, von 64 Bit bei 10 GBit/s und 128 oder 256 Bit bei 40 GBit/s, schlug allerdings die Timing-Analyse fehl. Der kritische Pfad konnte bei der CRC Berechnung gefunden werden. Durch parallele CRC-Berechnungen wurde eine vor{\"u}bergehende L{\"o}sung dieses Problems f{\"u}r die Geschwindigkeit 10 GBit/s erreicht. Die Analyse des Ressourcenverbrauchs zeigte, dass der neue Protokollstapel nur wenig Ressourcen in einem FPGA nutzt. F{\"u}r 10 GBit/s werden lediglich 3000 LUTs und 2400 Register ben{\"o}tigt. Des weiteren wurde festgestellt, dass der Ressourcenverbrauch nicht proportional zur Busbreite ist. Bei einer Verdopplung der Busbreite werden lediglich 60 \% mehr Ressourcen ben{\"o}tigt.},
  language  = {de}
}