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Diese Abschlussarbeit beschäftigt sich mit der Entwicklung eines VHDL-Ethernet Protokollstapels. Aufbauend auf einem existierenden Protokollstapel für 1 GBit/s ist das Ziel dieser Arbeit, einen Protokollstapel zu entwerfen, der eine Datenübertragungsrate von mehr als 10 GBit/s erreicht. Dieser Protokollstapel soll die Protokolle Ethernet, IPv4, ARP, ICMP und UDP enthalten. Durch eine flexible Struktur der Ports und den Einsatz von generics soll dieser Protokollstapel leicht konfigurierbar und so für viele Anwendungszwecke nutzbar sein.
Zunächst wurde der existierende Protokollstapel von der Xilinx Vertix5 Serie auf die 7er Serie portiert und in Betrieb genommen. Dabei traten Probleme mit dem Transceiver und dem ARP Protokoll auf. Nachdem diese gelöst wurden, konnte ein Konzept für den neuen Protokollstapel erarbeitet werden. Dieser nutzt nun ein – in der Busbreite – flexibles Streaming Interface, um die Geschwindigkeit der Datenübertragung anzupassen.
Da jedes der genutzten Protokolle an die Daten einen Header/Trailer anhängt oder entfernt,
wurden für diese Aufgabe insgesamt vier Low-Level-Module entwickelt. Diese Module wurden
mit Hilfe einer Testbench und einer Testmatrix verifiziert. Die Protokollmodule stellen nun den Header/Trailer zusammen und fügen diese mit Hilfe der Low-Level-Module an oder entfernen diese.
Bei der Simulation des Protokollstapels wurde die Funktion der Protokolle nachgewiesen. Durch die große Busbreite, von 64 Bit bei 10 GBit/s und 128 oder 256 Bit bei 40 GBit/s, schlug allerdings die Timing-Analyse fehl. Der kritische Pfad konnte bei der CRC Berechnung gefunden werden. Durch parallele CRC-Berechnungen wurde eine vorübergehende Lösung dieses Problems für die Geschwindigkeit 10 GBit/s erreicht.
Die Analyse des Ressourcenverbrauchs zeigte, dass der neue Protokollstapel nur wenig Ressourcen in einem FPGA nutzt. Für 10 GBit/s werden lediglich 3000 LUTs und 2400 Register
benötigt. Des weiteren wurde festgestellt, dass der Ressourcenverbrauch nicht proportional zur Busbreite ist. Bei einer Verdopplung der Busbreite werden lediglich 60 % mehr Ressourcen benötigt.
In letzter Zeit sind einige neue, hochintegrierte Einchip-Radarsensoren auf den Markt gekommen. Die enormen Fortschritte im Bereich des autonomen Fahrens hat diese Sensoren hervorgebracht. Mit ihnen lassen sich diverse Anwendungen, wie zum Beispiel eine Abstandsmessung, Kollisionserkennung oder Geschwindigkeitserfassung realisieren.
Für die Nutzung eines solchen modernen Radarsensors spricht viel, jedoch besitzen alle eine differenzielle Ausgangsschnittstelle, die nicht mit den üblichen Mikrocontrollersystemen eingelesen werden kann. Darum war das Ziel der Arbeit, die Entwicklung eines Schnittstellenwandlers auf einem Low-Power-FPGA, zur Anbindung eines Radarchips an einen klassischen Mikrocontroller.
Der Lösungsweg war demnach schon vorgegeben, es folgte die konkrete Umsetzung mit der Modellierung der Hardware in VHDL. Der FPGA liest die differenzielle Schnittstelle ein, parallelisiert die Daten und speichert sie zwischen. Sobald die Messdaten vollständig sind, können sie über die serielle SPI-Schnittstelle angefordert werden. Als Gegenstelle kommt ein Mikrocontroller zum Einsatz, der die Messdaten wiederum gemäß eines definierten Protokolls zur Auswertung an einen Computer weiterleitet.
Die Machbarkeit dieser Anwendung wurde kontrolliert, indem die Messdaten vom Radarchip, übermittelt durch den FPGA und Mikrocontroller, auf dem Computer mithilfe eines Analyseprogramms bewertet wurden. Die Auswertung der Messergebnisse entspricht in vollem Umfang den Erwartungen. Der Ressourcenverbrauch im FPGA wurde hierbei ebenfalls als kritisch betrachtet, was sich im Nachhinein jedoch nicht bestätigte. Es ist sogar das Gegenteil der Fall, mit den übrigen freien Ressourcen steht einer möglichen Signalverarbeitung nichts im Wege.