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Das fortwährende Streben nach Steigerung der Genauigkeit und Effizienz von industriellen Bearbeitungs- und Prüfprozessen führt bei elektrischen Antrieben zu immer höheren Forderungen an ihre dynamischen Eigenschaften. Hierbei kommt dem Stromregelkreis als dem am weitesten unterlagerten Regelkreis eines elektrischen Antriebs eine entscheidende Bedeutung zu. Mit zunehmender Dynamikerhöhung des Stromregelkreises treten jedoch aufgrund von Parameterunsicherheiten und von Messfehlem immer deutlicher Probleme der Regelkreisrobustheit und der Geräuschemission in den Vordergrund, die es oft nicht gestatten, die theoretisch erhaltenen Lösungen in vollem Umfang zu realisieren. Gegenüber der optimalen Lösung müssen dann Abstriche hinsichtlich der erreichbaren Dynamik gemacht werden. Wie diese Abstriche durch das Ausschöpfen verborgener Freiheitsgrade reduziert werden können, wird im vorliegenden Beitrag gezeigt. Als Lösungsansatz wird hierfür ein achsenunsymmetrischer Statorstromzustandsregler gewählt, der es erlaubt, in der d- und q-Achse eine unterschiedliche Dynamik einzustellen. Hierbei wird zunächst im Kapitel 2 ein kurzer Überblick über die Entwicklungsgeschichte und den Stand der Technik von pulsweitenmodulierten Stromregelverfahren für Drehstromantriebe in den zurückliegenden Jahrzehnten gegeben. Anschließend wird am Beispiel einer frequenzumrichtergespeisten Asynchronmaschine das zeitdiskrete Modell der Statorstromregelstrecke vorgestellt, das dem hier erläuterten Verfahren zugrunde liegt. Wegen des Zusammenhangs zwischen Dynamikerhöhung und Empfindlichkeitszunahme ist es naheliegend, die Dynamik des Statorstromregelkreises nur so weit zu steigern, wie es erforderlich ist. Diesbezüglich ist insbesondere zu gewährleisten, dass ein angefordertes Drehmoment möglichst schnellst eingeprägt wird. Die Änderungsgeschwindigkeit des Flusses spielt hingegen eine untergeordnetere Rolle. Demzufolge sollte die drehmomentbildende Statorstrom-q-Komponente in der Praxis eine höhere Dynamik aufweisen als die flussbildende Statorstrom-d-Komponente. Um hierbei die aufwändige reelle Rechnung so weit wie möglich zu vermeiden, wird der Reglerentwurf in zwei Schritten durchgeführt. Im ersten Schritt wird ein schiefsymmetrisches, komplex beschreibbares Regelgesetz entworfen, das zwar zu einer möglichst einfachen Darstellbarkeit des geschlossenen Statorstromregelkreises führt, das jedoch noch nicht die endgültige Dynamik zur Folge haben muss. Insbesondere muss nach Abschluss dieses ZwischenSchritts bereits eine vollständige Entkopplung der d- und der q-Komponente des Statorstromraumzeigers vollzogen sein. Im zweiten Schritt wird dann ein weiterer Regler entworfen, der auf der Grundlage des im ersten Schritt erhaltenen entkoppelten Systems jeder Stromkomponente eine separate Dynamik zuweisen kann. Die Verkettung beider Teilregler führt schließlich zum gesuchten Statorstromregler, der zum einen relativ einfach berechenbar ist und der zum anderen alle an ihn gestellten Dynamikanforderungen erfüllt. Im vierten Kapitel wird schließlich der Entwurf des achsenunsymmetrischen Statorstromzustandsreglers skizziert und die daraus hervorgehenden Regelalgorithmen vorgestellt. Die Leistungsfähigkeit des beschriebenen Zustandsreglers wird anhand von aufgenommenen Zeitverläufen eines Laborantriebs demonstriert, mit dem der Drehmomentverlauf von Verbrennungsmotoren nachgebildet wird.
Agile Business Intelligence als Beispiel für ein domänenspezifisch angepasstes Vorgehensmodell
(2016)
Business-Intelligence-Systeme stellen durch ihre Unterstützung bei der Entscheidungsfindung für Unternehmen eine wichtige Rolle dar. Mit einer stetig dynamischeren Unternehmensumwelt geht daher die Anforderung nach der agilen Entwicklung dieser Systeme einher, so dass in der BI-Domäne zunehmend erfolgreich agile Methoden und Vorgehensmodelle eingesetzt werden. Die Weiterentwicklung und Anpassung von BI-Systemen ist dahingehend besonders, dass diese in der Regel langjährig gewachsenen Systemen und Strukturen betreffen, die strengen regulatorischen Rahmenbedingungen unterliegen, was eine Herausforderung für agile Vorgehensweisen darstellt. Wurden die Werte und Prinzipien des agilen Manifests [AM01] und die daraus abgeleiteten Methoden zu Beginn meist eins zu eins auf den Bereich BI übertragen, so hat sich das Verständnis von BI- Agilität als ganzheitliche Eigenschaft der BI im deutschsprachigen Raum etabliert, und agile Me- thoden wurden auf die Besonderheiten der BI-Domäne adaptiert. In diesem Beitrag werden BI-Agilität und Agile BI erläutert, ein Ordnungsrahmen für Maßnahmen zur Steigerung der BI-Agilität eingeführt sowie Herausforderungen bei Agile BI erläutert.
Das normalhörende auditorische System ist in der Lage, interaurale Zeit- bzw. Phasendifferenzen zur verbesserten Signaldetektion im Störgeräusch zu nutzen. Dieses Phänomen wird häufig als binaurale Entmaskierung bezeichnet und ist sowohl bei einfachen Signalen wie Sinustönen, als auch bei Sprachsignalen im Störgeräusch wirksam. Vorangegangene Studien haben gezeigt, dass binaurale Entmaskierung eingeschränkt auch bei bilateralen CI-Trägern beobachtbar ist (Zirn et al., 2016).
Aktuelle Ergebnisse zeigen, dass die binaurale Entmaskierung sensitiv gegenüber der bilateralen CI-Anpassung ist. So lässt sich der Effekt durch tonotopen Abgleich und Herausstellen eines apikalen Feinstrukturkanals modulieren. Steigerungen der binauralen Entmaskierung um bis zu 1,5 dB sind auf diese Weise gegenüber der konventionellen CI-Anpassung möglich. Allerdings variiert der Einfluss der CI-Anpassung interindividuell erheblich.
Der Studienbeginn wird an der Hochschule Offenburg durch Vorbereitungskurse, sogenannte Brückenkurse, unterstützt. Wir stellen vorläufige Ergebnisse beim Einsatz von Smartphones und Tablets im Rahmen des Physik-Brückenkurses vor, bei dem die Studenten Hilfen zum selbständigen Üben durch eine App erhalten. Durch die Überarbeitung des Kurses und den Einsatz der App konnte der Teilnehmerschwund verringert werden. Die Evaluationsergebnisse bestätigen eine hohe Akzeptanz der Neuerungen seitens der Studierenden. Erste Auswertungen von Ein- und Ausgangstests deuten darauf hin, dass durch den Brückenkurs eine Angleichung der Vorkenntnisse der Studienanfänger erreicht wird, da Teilnehmer mit geringeren Vorkenntnissen tendenziell einen größeren Lernfortschritt erreichen. Durch unterschiedliche Schwierigkeitsstufen und selbstregulierte Übungsphasen in individuellem Tempo können aber auch die Erfordernisse der stärkeren Teilnehmer angemessen berücksichtigt werden.
Im Projekt bwLehrpool wurde ein verteiltes System für die flexible Nutzung von Rechnerpools durch Desktop-Virtualisierung entwickelt. Auf Basis eines zentral gebooteten Linux- Grundsystems können beliebige virtualisierbare Betriebssysteme für Lehrund Prüfungszwecke zentral bereitgestellt und lokal auf den Maschinen aus-gewählt werden. Die verschiedenen Ar- beitsumgebungen müssen nicht mehr auf den PCs installiert werden und erlauben so eine multifunktionale Nutzung von PCs und Räumen für vielfältige Lehrund Lernszenarien sowie für elektronische Prüfungen. bwLehrpool abstrahiert von der PC-Hardware vor Ort und ermöglicht den Dozenten die eigene Gestaltung und Verwaltung ihrer Softwareumgebungen als Self-Service. Darüber hinaus fördert bwLehrpool den hochschulübergreifenden Austausch von Kursumgebungen.
Der Cache-Speicher für den Softprozessor SIRIUS ist ein 4-fach assoziativer Cache-Speicher, der mit einem DDR-Interface auf einen externen Speicher zugreifen kann. Er verwaltet und beschleunigt Zugriffe vom Prozessor auf diesen Speicher. Der Cache-Speicher arbeitet intern mit 32 Bit und der doppelten Prozessortaktfrequenz und ermöglicht Systeme mit größeren Speicheranforderungen ohne signifikante Performanceverluste. Der Cache-Speicher wurde mit der Hardwarebeschreibungssprache VHDL erstellt und mit dem bestehenden Mikrocontrollersystem verbunden.
Das Gesamtsystem wurde zunächst simuliert und anschließend mit dem Cyclone III FPGA Starter Kit von Altera, welches ein 32 MB DDR-RAM-Modul zur Verfügung stellt, durch Ausführen eines Testprogramms erfolgreich verifiziert. Für den kompletten Cache-Speicher werden inklusive der Pins für den externen Oszillator und des Reset-Tasters 3805 Logik-Zellen, 27 M9K-Blöcke, 44 Pins und eine PLL benötigt.
Im ASIC Design Center der Hochschule Offenburg wird ein Design Kit für die UMC 0.18μm Faraday Technologie aufbereitet. Dabei werden alle benötigten Dateien, welche für einen zunächst rein digitalen Chipentwurf unter Verwendung der Synopsys, Cadence und Mentor Tools benötigt werden, für den UMC 0.18μm Prozess zusammengestellt.
Mit dem Übergang zu immer komplexeren Designs an der Hochschule Offenburg werden DFT-Strukturen wie „Boundary Scan“ und „Scan“ in ASIC-Designs notwendig. Die DFT-Struktur Scan wird hierbei zukünftig bei Implementierung eines speziellen Scan Chain der Core Logic des ASIC-Designs verwendet und danach in der Boundary Scan Architektur integriert.
Zunächst werden die Strukturen im recht einfachen ASIC-Design „Rolling Dice“, entwickelt am IAF der Hochschule Offenburg, implementiert. Nach Verifizierung der Funktionalität der Strukturen durch Emulation erfolgt die Einführung in komplexere ASIC-Design wie Front-End ASIC DQPSK sowie Prozessor-ASIC PDA V.2 (beide ebenfalls entwickelt am IAF der Hochschule Offenburg).
Eine Verifizierung der mit DFT-Strukturen ausgestatteten komplexeren ASIC-Design erfolgt im Rahmen dieser Ausarbeitung nicht, Bezug genommen wird hauptsächlich auf die Einführung der DFT-Strukturen in das ASIC-Design des „Rolling Dice“.
Ein Vergleich von Aufwand gegenüber Nutzen bei Implementierung von DFT-Strukturen in „kleine“ gegenüber „große“ ASIC-Design bildet ein wichtiges Fazit.
Digitaler Phasenreglerkreis mit numerisch gesteuertem Oszillator als LCA-Microcontroller Kombination
(1992)
Am Beispiel einer Schrittmotor-Indexerschaltung wird der effektive Einsatz von konfigurierbaren Logic Cell Arrays in Zusammenwirkung mit einem Mikrokontroller demonstriert, wobei die hohe Arbeitsgeschwindigkeit des LCAs den Bereich der Schaltung übernimmt und im Regelkreis die arithmetrische Berechnung durchführt. Die Konfiguration des LCA aus dem EPROM des Controllers führt zu einer ungewöhnlichen Flexibilität des Entwurfs und ermöglicht zahlreiche andere Anwendungen mit dieser Architektur.
E-Tutoren-Ausbildung: Lernerfahrungen reflektieren – Lehrhandlungskompetenzen dialogisch aufbauen
(2014)
Hintergrund: Das elektrische interventrikuläre Delay (IVD) ist bei Patienten (P) mit Herzinsuffizienz (HF), reduzierter linksventrikulärer (LV) Funktion und verbreitertem QRS Komplex von Bedeutung für den Erfolg der kardialen Resynchronisationstherapie (CRT). Die transösophageale LV Elektrokardiographie (EKG) ermöglicht die Bestimmung des elektrischen IVD und linksventrikulären Delays (LVD). Das Ziel der Studie besteht in der Untersuchung des transösophagealen elektrischen IVD, LVD und deren Verhältnis zur QRS Dauer bei rechtsventrikulärer (RV) Stimulation vor Aufrüstung auf eine biventrikuläre (BV) Stimulation.
Methoden: Bei 11 HF P (Alter 69,0 ± 7,9 Jahre; 10 Männer und 1 Frau) mit DDD Schrittmacher (n=10), DDD Defibrillator (n=1) und RV Stimulation, New York Heart Association (NYHA) Klasse 3,0 ± 0,2, LV Ejektionsfraktion 24,5 ± 4,9 % und QRS-Dauer 228,2 ± 44,8 ms wurden das elektrische IVD als Intervall zwischen Beginn des QRS-Komplexes im Oberflächen EKG und Beginn des LV Signals im transösophagealen LV EKG und das elektrische LVD als Intervall zwischen Beginn und Ende des LV Signals im transösophagealen LV EKG präoperativ vor Aufrüstung auf CRT Defibrillator (n=8) und CRT Schrittmacher (n=3) bestimmt. Der Anstieg des arteriellen Pulse Pressure (PP) wurde zwischen RV Stimulation und transösophagealer LV Stimulation mit unterschiedlichem AV-Delay (n=5) vor Aufrüstung von RV auf BV Stimulation getestet.
Ergebnisse: Bei RV Stimulation betrugen IVD 86,54 ± 32,80 ms, LVD 94,45 ± 23,80 ms, QRS-IVD-Verhältnis 2,63 ± 0,81 mit negativer Korrelation zwischen IVD und QRS-IVD-Verhältnis (r=-0,668 P=0,0248) (Fig.) und QRS-LVD-Verhältnis 2,33 ± 0,73. Vorhofsynchrone ventrikuläre Stimulation führte zu 63,6 ± 27,7 mmHg PP bei RV Stimulation und 80,6 ± 38,5 mmHg PP bei LV Stimulation und der PP erhöhte sich bei LV Stimulation mit optimalem AV Delay um 17 ± 11,2 mmHg gegenüber RV Stimulation (P<0,001). Nach Aufrüstung von RV Stimulation auf BV Stimulation verbesserten sich die NYHA Klasse von 3,1 ± 0,2 auf 2,2 ± 0,3 während 30,4 ± 29,6 Monaten CRT.
Schlussfolgerungen: Das transösophageale LV EKG ermöglicht die Bestimmung des elektrischen IVD und LVD bei RV Stimulation zur Evaluierung der interventrikulären und linksventrikulären elektrischen Desynchronisation. IVD, LVD und deren Verhältnis zur QRS Dauer können möglicherweise zur Vorhersage einer CRT Response vor Aufrüstung von RV auf BV Stimulation genutzt werden.
Die drei großen Hersteller von Cochlea-Implantat (CI)-Systemen ermöglichen es klinischen Audiologen, die Mikrofoneigenschaften der meisten CI-Sprachprozessoren zu prüfen. Dazu können bei diesen Sprachprozessoren Monitorkopfhörer angeschlossen und das/die Mikrofon(e) inklusive eines Teils der Signalvorverarbeitung abgehört werden. Präzise Angaben dazu, mit welchen Stimuli, bei welchem Pegel und nach welchem Kriterium diese Prüfung stattfinden soll, machen die CI-Hersteller nicht. Auf Basis dieser Prüfung soll der Audiologe dann über die Funktion der Mikrofone und damit darüber entscheiden, ob der betreffende Sprachprozessor an den Hersteller eingeschickt wird oder nicht.
Zur Objektivierung der CI-Sprachprozessor-Mikrofon-Prüfung haben wir eine Testbox entwickelt, mit der alle abhörbaren aktuellen CI-Sprachprozessoren der drei großen Hersteller geprüft werden können. Die Box wurde im 3D-Druck-Verfahren hergestellt. Der zu prüfende Sprachprozessor wird in die Messbox eingehängt und über einen darin verbauten Lautsprecher mit definierten Prüfsignalen (Sinustöne unterschiedlicher Frequenz) beschallt. Das Mikrofonsignal wird über das Kabel der Monitorkopfhörer herausgeführt und mit einer Shifting- and Scaling-Schaltung in einen Spannungsbereich transformiert, der für die AD-Wandlung mit einem Mikrokontroller (ATmega1280 verbaut auf einem Arduino Mega) geeignet ist. Derselbe Mikrokontroller übernimmt über einen eigens gebauten DA-Wandler die Ausgabe der Sinustöne über den Lautsprecher. Signalaufnahme und –wiedergabe erfolgen mit jeweils 38,5 kHz Samplingrate. Der für jede Frequenz über mehrere Perioden des Prüfsignals ermittelte Effektivwert wird mit dem Effektivwert, der mit einem neuwertigen Referenzprozessor für diese Frequenz gemessen wurde, verglichen. Die Messergebnisse werden graphisch auf einem Display ausgegeben.
Derzeit läuft eine erste Datenerhebung mit in der Klinik subjektiv auffällig gewordenen CI-Sprachprozessoren, die anschließend in der Messbox untersucht werden. So sollen realistische Schwellen für kritische Abweichungen von den Referenz-Effektivwerten ermittelt werden. Im weiteren Verlauf sollen dann Hit und False Alarm-Raten der subjektiven Prüfung bestimmt werden.
Für die Implementation in ASIC's wurde ein kompakter Mikroprozessor-Kernel als Standardzellen-Makro entworfen. Durch konsequenten Einsatz von Hochsprachen und CAE-Werkzeugen (VHDL, Synthese) konnte ein vollständiges Design in nur vier Monaten durchgeführt werden. Der Prozessor wird in einem Testchip erprobt.
An der FH Offenburg arbeiten seit Ende 1989 in einem Team die Professoren Dr. Jansen, Dr. Schüssele, die wissenschaftlichen Mitarbeiter Bernd Reinke, Martin Jörger und die Diplomanden Hans Fiesel, Otmar Feißt an dem Entwurf eines Nachrichtenempfängers. Im Rahmen dieses Projekts, genannt GPS-Projekt (GPS = Global Positioning System), wurde im Herbst 1990 ein experimenteller Empfänger in Betrieb genommen. Nachdem die Testergebnisse gezeigt hatten,daß das Konzept der Anlage stimmte, ging es nun um die Miniaturisieriung, Integration und Optimierung der Schaltung. Außerdem sollte der bisher verwendete PC durch einen auf der Platine befindlichen Mikroprozessor ersetzt werden. Im Zusammenhang mit dem GPS-Projekt wurden bisher im Offenburger ASIC-Labor eine Analogschaltung auf einem B500, drei LCA Designs und diverse GAL's entwickelt.
Zur Zeit arbeiten mehrere Diplomanden an der zweiten Generation des Empfängers. Meine Aufgabe besteht darin, die dort noch in drei LCA's untergebrachte digitale Logik sowie einen Teil des bisherigen PC-Interface in einem IMS Gate Forrest zu integrieren. Außerdem muß die Logik von 8 Bit auf einen 16 Bit breiten Datenbus umgestellt und an die neue Peripherie des Mikroprozessors angepasst werden. Damit soll die jetzige Digital-Platine noch weiter verkleinert werden. Wesentlich ist dabei die Umsetzung der zahlreichen Zähler- und Registerstrukturen in einem Gate Forrest. Als Arbeitsmittel stehen Apollo Workstations mit Mentor Software zur Verfügung.
Die Fachhochschule Offenburg bietet den Studenten des Fachbereichs Nachrichtentechnik seit Ende 1990 das Wahlfach "Entwicklung integrierter Anwenderschaltkreise (ASIC)" an. Ziel des Wahlfachs ist es, den Studenten Grundkenntnisse im Entwurf eines ASIC's zu vermitteln, und wie im folgenden Beitrag aufgezeigt, die Möglichkeit zu bieten, den gesamten Entwurfszyklus von der Schaltungsentwicklung bis hin zur Fertigungsmaske zu durchlaufen.
Die neueste Generation von programmierbaren Logikbausteinen verfügt neben den konfigurierbaren Logikzellen über einen oder mehrere leistungsfähige Mikroprozessoren. In dieser Arbeit wird gezeigt, wie ein bestehendes Zwei-Chip-System auf einen Xilinx Zynq 7000 mit zwei ARM A9-Cores migriert wird. Bei dem System handelt es sich um das „GPS-gestützte Kreisel-system ADMA“ des Unternehmens GeneSys. Die neue Lösung verbessert den Datenaustausch zwischen dem ersten Mikroprozessor zur digitalen Signalverarbeitung und dem zweiten Prozessor zur Ablaufsteuerung durch ein Shared Memory. Für die schnelle und echtzeitfähige Datenübertragung werden zahlreiche hochbitratige Schnittstellengenutzt.
Die Elektronikindustrie bietet für die Realisierung digitaler Logik eine Vielzahl integrierter Bausteine an, die ein Höchstmaß an Zuverlässigkeit als auch Integrationsdichte ermöglichen.
Je nach Integrationsdichte unterscheidet man hierbei zwischen Standardlogik (TTL,CMOS,DTL...), programmierbarer Logik (PLA, GAL...), Gate Arrays und ASIC-Bausteinen. Mit steigender Integrationsdichte werden Systemeigenschaften verbessert, wie Leistungsverbrauch, Platzbedarf, und Zuverlässigkeit.
Jedoch steht ihr auch ein stark erhöhter Kosten- und Entwicklungsaufwand gegenüber, der den Einsatz hochintegrierter Bausteine in Einzelfertigung bzw. Kleinserien verhindert.
Xilinx bietet nun mit seiner LCA-Produktreihe (logic cell array) eine Alternative zu bestehender hochintegrierbarer Logik an, mit der es möglich sein soll, Vorteile der genannten Einzelproduktgruppen zu übernehmen, und deren Nachteile zu beseitigen.
Im Rahmen einer Diplomarbeit wurde ein solcher LCA-Baustein (XC3020) eingesetzt. Anhand der gegebenen konkreten Anwendung konnte hierbei untersuch twerden, wie schnell sich ein solcher Baustein in bestehende Hardware eingliedern läßt, und welche Integrationsdichte er ermöglicht.
Im Folgenden sollen nun als Schwerpunkte das Einsatzgebiet, die Entwicklung und die Simulation des LCA bei vorliegender Aufgabenstellung aufgezeigt werden.
Im Frühjahr 1995 entstand die Idee, einen Lottozahlengenerator als Demonstrations- und Studienobjekt, für die Anwendung komplexer digitaler Entwurfsmethoden, zu entwerfen. Mit Hilfe der Schaltung ist es möglich, 6 verschiedene Zahlen zufällig aus 49 Zahlen zu ermitteln. Bei der Ziehung der einzelnen Zahlen werden verschiedene Töne und Melodien erzeugt. Die Schaltung ist so konzipiert, daß eine einfache Bedienung möglich ist. Der Chip wurde als Standardzellen-Entwurf mit einer Fläche von ca. 7 um² geroutet.
Als Fortsetzung des FHOP-Projektes wurde an der Fachhochschule Offenburg auf Basis des bestehenden Mikroprozessorkerns im Rahmen einer Diplomarbeit ein Mikrocontroller in ES2-0.7 μm-Technologie entworfen. Der Controller wurde modular aufgebaut mit den Komponenten: FHOP-Mikroprozessor, Buscontroller, Waitstate-Chipselect-Einheit, 16x16 Bit Multiplizierer, 2KB ROM, 256 Byte RAM, Watchdog, PIO mit 16 konfigurierbaren Ports, SIO, 2 Timer und ein Interruptcontroller für 8 Interrputquellen.
Der Chip benötigt bei einer Komplexität von ca. 65400 Transistoren eine Siliziumfläche von etwa 27 mm². Er wurde im September 1996 zur Fertigung gegeben und mittlerweile erfolgreich getestet. Das interne ROM des Mikrocontrollers enthält das BIOS sowie ein Testprogramm. Zur Erstellung der Software steht eine komplette Entwicklungsumgebung zur Verfügung. Sämtliche Komponenten stehen im FHOP-Design-Kit in Kürze zur Verfügung.
Mit zunehmend komplexer werdenden Schaltungen wachsen auch die Anforderungen an die Entwicklung einer entsprechenden Leiterplatte. Mit der BOARD-Station von MENTOR-Graphics können professionelle Leiterplatten entwickelt werden.
Im Rahmen dreier Entwicklungsprojekte an der Fachhochschule Offenburg wurden mehrere aufwendige Layoutentwürfe mit der BOARD-Station in verschiedenen Diplomarbeiten durchgeführt. Im Folgenden wird über die dabei gewonnenen Erfahrungen berichtet.
An der Fachhochschule Offenburg wird der Design-Kit FHO_MTC_CMOS_035_v1.0 erstellt. Mit Hilfe dieses Kits lassen sich Designs in der AMI O.35 Mikrometer Technologie entwerfen. Alle durchgeführten Arbeiten werden durch den Entwurf eines Lottozahlengenerator-Chips verifiziert, der gefertigt wird. Damit sind alle wesentlichen Schritte bekannt, die für die Aufbereitung eines Design-Kits für beliebige Technologien für die Mentor-Tools erforderlich sind. Der Design-Kit wird für alle MPC-Mitglieder freigegen, die eine NDA für AMI bei Europractice unterzeichnet haben.
Erstellen von Hardmakros und Aufbau einer Zellbibliothek unter Verwendung des ES2-Library-Kits
(1993)
Es wird eine Anleitung zur Erstellung von Hardmakros mit der Mentor-Graphics-Software gegeben. Die Hardmakros werden mit Standardzellen aus der ES2-Bibliothek der Firma EUROCHIP aufgebaut. Die Hardmakros werden in eine eigenständige Bibliothek abgelegt und können in neuen Chip-Designs verwendet werden.
Für die genaue Positionsbestimmung in Innenräumen, beispielsweise in Bahnhöfen oder Einkaufszentren, soll in dem beschriebenen Projekt untersucht werden, inwiefern lokale Magnetfelder genutzt werden können, um Genauigkeit und Robustheit zu erhöhen. Hierzu wird untersucht, ob und wie kostengünstige Magnetfeldsensoren und mobile Roboterplattformen genutzt werden können, um Karten zu erstellen, die eine spätere Navigation, beispielsweise mit Smartphones oder mit anderen mobilen Geräten.
Die hochfrequente, feldnumerische Analyse mit der Finite-Differenzen Methode erfordert die Diskretisierung der zu untersuchenden Struktur in einem nichtäquidistanten Gitter. Vorschriften zur Diskretisierung kreiszylindrischer Strukturen wie sie z.B. bei Durchkontaktierungen auftreten, werden untersucht und eine optimierte Lösung vorgestellt.
FHOP-Mikroprozessor-Kernel
(1995)
Auf dem Markt existiert eine Vielzahl an PDAs. Alle haben einen sehr hohen Funktionsumfang und übertreffen sich von Generation zu Generation und erfordern einen hohen Entwicklungsaufwand von ganzen Entwicklerteams.
Der in dieser Arbeit entwickelte PDA mit seiner Hard- und Software soll kein Konkurrenzprodukt darstellen, sondern aufzeigen, was mit hausinternen Mitteln der Hochschule Offenburg möglich ist und gegebenenfalls eine Benutzeroberfläche für bestehende oder noch kommende Projekte bilden.
Das hier entstandene Gerät ist im Akkumulator-Betrieb autonom und kann als eigenständiges System betrieben werden. Als Herzstück dient das Softcore SIRIUS Mikroprozessorsystem, das als VHDL-Modell in einem FPGA emuliert wird.
Zum Darstellen des grafischen Betriebsystems, welches speziell für dieses PDA entwickelt wurde, wird ein AMOLED-Display verwendet. Dieses besitzt ein Touchpanel, welches zur Steuerung des Systems genutzt wird. Softwareseitig sind Grundfunktionen zur Darstellung von Bildern und Texten entstanden, sowie Beispielanwendungen, die diese benutzen. Das grafische Betriebssystem ist modular und ermöglicht die direkte Weiterentwicklung von Anwendungen für das System.
Hintergrund: Richtung und Stärke des elektrischen Feldes (E-Feld) der biventrikulären (BV) Stimulation und elektrische interventrikuläre Desynchronisation sind bei Patienten mit Herzinsuffizienz und verbreitertem QRS Komplex von Bedeutung für den Erfolg der kardialen Resynchronisationstherapie (CRT). Das 3D Herzrhythmusmodell (HRM) ermöglicht die
Simulation von CRT und Hochfrequenz (HF) Ablation. Das Ziel der Studie besteht in der Integration von Schrittmacher- und Ablationselektroden in das HRM zur E-Feld Simulation der BV Stimulation und thermischen Feld (T-Feld) Simulation der HF Ablation von Vorhofflimmern (AF).
Methoden: Es wurden fünf multipolare linksventrikuläre (LV) Elektroden, eine epikardiale LV Elektrode, vier bipolare rechtsatriale (RA) Elektroden, zwei rechtsventrikuläre (RV) Elektroden und ein HF Ablationskatheter mit CST (Computer Simulation Technology, Darmstadt) modelliert und das HRM (Schalk et al: Clin Res Cardiol 106, Suppl 1, April 2017, P1812) um den Koronarvenensinus (CS) erweitert (HRM-CS). E-Feld Simulationen bei vorhofsynchroner BV Stimulation und bei RA Stimulation mit RV und LV Ableitung erfolgten mit den Elektroden Select Secure 3830, Capsure VDD-2 5038 und Attain OTW 4194 im HRM+CS (Fig.). F-Feld Simulationen der HF Ablation von AF bei CRT wurden mit integriertem Ablationskatheter AlCath G FullCircle (Biotronik) simuliert.
Ergebnisse: HRM-CS ermöglichte 3D E-Feld Simulationen bei vorhofsynchroner bipolarer BV Stimulation und bei bipolarer RA Stimulation mit bipolarer RV und LV Ableitung. RV und LV Stimulation erfolgten zeitgleich bei einer Amplitude von 3 V an der LV Elektrode und 1 V an der RV Elektrode mit einer Impulsbreite von jeweils 0,5 ms. Die von der BV Stimulationen erzeugten Fernpotentiale konnten von der RA Elektrode wahrgenommen werden. Das Fernpotential an der RA Elektrodenspitze betrug 32,86 mV und in 1 mm Abstand von der RA Elektrodenspitze ergab sich ein Fernpotential von 185,97 mV. HRM-CS ermöglichte 3D T-Feld Simulationen der HF Ablation von AF bei CRT. Das T-Feld bei HF Ablation des AV-Knotens wurde mit einer anliegenden Leistung von 5 W bei 420 kHz an der distalen 8 mm Ablationselektrode simuliert. Die Temperatur an der Katheterspitze betrug nach 5 s Ablationsdauer 88,66 °C, in 1 mm Abstand von der Katheterspitze im Myokard 42,17 °C und in 2 mm Abstand 37,49 °C.
Schlussfolgerungen: HRM-CS und Elektrodenmodelle ermöglichen die 3D Simulationen von E-Feldern bei vorhofsynchroner BV Stimulation, RA Stimulation mit RV und LV Wahrnehmung und von T-Feldern bei HF Ablation. E-Feld Simulationen von RA, RV und LV Stimulation und Sensing können möglicherweise zur Vorhersage von CRT Respondern genutzt werden.
Implementierung von Softcore-Prozessoren und/oder weiteren IPs (Intellectual Property) in FPGAs
(2018)
Die zunehmende Integration von kompletten Systemen auf einem Chip (System-on-Chip, SoC) erfordert auch immer die Integration einer Recheneinheit bzw. eines Prozessorkerns. Möchte man insbesondere Low-Power-SoC-Systeme entwickeln, z.B. drahtlose Sensor-SoC-Systeme für Anwendungen im Rahmen von Industrie 4.0, ist die Implementierung eines solchen Prozessorkerns mit hohen Herausforderungen verbunden. Prinzipiell können hierfür verschiedene Ansätze verfolgt werden, nämlich die Implementierung einer Hardcore Prozessor-IP (IP = Intellectual Property) oder einer Softcore-Prozessor-IP. Im vorliegenden Beitrag wird zunächst auf den derzeitigen Stand der Technik verfügbarer Hardcore- oder Softcore-Prozessoren unter den Randbedingungen der Low-Power-Anforderungen und der weiten Verbreitung des Cores in industriellen Anwendungen eingegangen. Schließlich werden die Ergebnisse der Implementierung und Evaluierung eines derzeit frei verfügbaren 16-bit MSP430-kompatiblen Softcore Prozessors auf einem Altera-Cyclon-FPGA vorgestellt. Aus den Ergebnissen wird ein entsprechendes Fazit für die Implementierung von Low-Power-SoC-Systeme gegeben.
Bei modernen Lokomotiven mit Drehstrom-Asynchronmotoren und mit bis zu 7 Megawatt Leistung, neigt das Antriebssystem bei nicht ausreichendem Kraftschluß zwischen Treibradsatz und Schiene zum 'Durchdrehen'. Bei diesem Vorgang wird nahezu die gesamte Energie zur Beschleunigung des Radsatzes eingesetzt, was zu mechanischen Schäden an den Rädern und Schienen führen kann. Beim Bremsen ist dies ähnlich, die Räder gleiten auf den Schienen, wenn zuviel Bremskraft gefordert wird. Die übertragbaren Zug- und Bremskräfte werden primär durch die Radsatzlast und den Kraftschlußbeiwert bestimmt, wobei der Verlauf der Kraftschlußkennlinie als Funktion des Schlupfs oder der Schlupfgeschwindigkeit im wesentlichen durch den Schienenzustand (naß oder trocken) bestimmt wird. Eine hohe Kraftschlußnutzung wird dann erreicht, wenn man laufend denjenigen Schlupfwert einstellt, der zum jeweiligen Kraftschlußmaximum führt. Hierzu werden in der Praxis verschiedene Konzepte und Methoden eingesetzt, es ist bis heute jedoch keine Methode bekannt, den Verlauf der Kraftschlußkennlinie meßtechnisch laufend zu erfassen oder rechentechnisch zu bestimmen. Bei der hier vorgestellten Vorgehensweise wurde der mechanische Antrieb zusammen mit dem Rad-Schiene-Kontakt als Zustandsraumodell beschrieben. Die Betrachtungen beruhen dann auf einer Frequenzganguntersuchung des eingeführten linearen Zustandsraummodells. Aufgrund der Linearisierung gelten die Ergebnisse der Frequenzgangsberechnung nur für den jeweiligen Betriebspunkt der Kraftschlußkennlinie, also für eine bestimmte Steigung. Variiert man nun die Steigung, so läßt sich der Einfluß der nichtlinearen Kraftschlußkennlinien ermitteln. Zur Messung von Frequenzgängen eignen sich insbesondere Verfahren der Orthogonalen Korrelation. Die technische Realisierung wird skizziert. Die Meßinformation ist dann die Basis für eine Regelung, die ein permanentes optimales Fahren im Kraftschlußmaximum zuläßt und zwar beim Beschleunigen und beim Bremsen. Das beschriebene Meß- und Regelungsverfahren ist derzeit in der Schweiz in der Betriebserprobung.
Seit einiger Zeit wird an der Fachhochschule in Offenburg ein Entwicklungsprojekt verfolgt, an dessen Ende ein GPS Empfänger stehen soll. Dabei handelt es sich um einen Satellitenempfänger, mit dem weltweit eine genaue dreidimensionale Standortbestimmung durchgeführt werden kann. Für diesen Empfänger sollte ein Großteil der Analogschaltung, bestehend aus ZF Verstärker, Costas Loop Synchrondemodulator und Pegeldetektor, in das Transistorarray B500a von AEG intgriert werden. Das Chipdesign wurde im Labor für ASIC Design an der FH Offenburg während des Wintersemesters 1990/91 erstellt. Gefertigt wurde der Chip von der Firma AEG in Ulm, wobei die Fertigungszeit des ASIC 6 Wochen betragen hat.
iSign - internet based simulation of guided wave propagation - ist eine Lernumgebung für Online-Laborversuche. Die Client-Serverarchitektur nutzt server-seitig das Tool F3D, das elektromagnetische Felder in 3D-Strukturen berechnet. Ein Apache-Webserver (unter Linux) bedient den Theorie-/Aufgaben-Teil und die Lernsystemadministration. Ein HPUX Simulationsserver steuert und kontrolliert den mehrstufigen Simulationsvorgang. Eine MySQL-Datenbank erlaubt dynmaische Webseiten-Generierung und Simulations-, Projekt- und Userdatenhaltung. Java-Applets, JavaServer Pages und JavaBeans erzeugen die interaktive Client-Oberfläche zur Eingabe, Ergebnisdarstellung und für Online-Virtual Reality. Die einheitlich gestaltete Benutzeroberfläche verbirgt die Systemkomplexität.
Die Fachhochschule Offenburg bietet seit dem Wintersemester 1990/91 den Studenten des Fachbereichs Nachrichtentechnik das Wahlpflichtfach ASIC-Design an. Schon kurz nach der Errichtung des ASIC-Design-Centers im Frühjahr 1990 ermöglicht sie damit künftigen Ingenieuren eine Ausbildung in einem Bereich, der in der modernen Schaltungsentwicklung nicht mehr wegzudenken ist.
Im Rahmen eines GPS-Projektes ist an der Fachhochschule Offenburg ein Konzept für einen experimentellen Navigationsempfänger entstanden. Hierfür wurde der digitale Teil entwickelt und aufgebaut. Für die Realisierung der Schaltung sollten benutzerprogrammierbare Gate Arrays von Xilinx (LCAs) verwendet werden, die sich schon bei einer anderen Arbeit an der Fachhochschule bewährt hatten.
Nachfolgend möchte ich dem Leser einen Überblick über das GPS-System und die Entwicklung der LCAs geben.
Der Übergang Schule-Studium wird an der Hochschule Offenburg im Vorbereitungskurs Mathematik per Smartphone bzw. Tablet unterstützt. Eine Mathe-App gibt zu den Trainingsaufgaben bei Bedarf Tipps, Teilschritte und ausführliche Erklärungen und hilft so den Studierenden, die Lösungen in ihrer individuellen Lerngeschwindigkeit zu entwickeln. Der mobile Ansatz erlaubt, die ca. 400 Teilnehmer des Präsenz-Kurses in normalen Klassenräumen ohne PC-Ausstattung mit E-Learning vertraut zu machen und unterstützt die Flexibilisierung von Übungszeit und -ort über die Präsenzzeit hinaus. Durch die inhaltliche Orientierung am hochschulübergreifenden COSH (Cooperation Schule Hochschule) Mindestanforderungskatalog Mathematik entstand eine Lösung, die jedem Studienanfänger zur Vorbereitung auf das Studium nutzen kann, die zu den Brückenkurs-Inhalten vieler Hochschulen passt und für die aktuell schon Kooperationsprojekte mit Schulen starten.
Die direkte Vermarktung von Strom aus Wind und Sonne stellt einen wichtigen Schritt der Energiewende dar. Einerseits kann durch die Marktintegration die Unabhängigkeit von EEG-Subventionen gelingen. Andererseits wird über diese Mechanismen die Stromerzeugung an der Nachfrage orientiert, wodurch zur Stabilität des Stromnetzes beigetragen wird. Ein Beispiel dafür ist die lokale Vermarktung von PV-Strom in einem Mietshaus. Für deren Umsetzung benötigen die Akteure ein Mess- und Steuerungssystem, dass vor Ort Zähler- und Anlagendaten erfasst und die Abrechnung der Mieter vereinfacht. Außerdem sollte es Kennwerte wie beispielsweise den PV-Anteil berechnen und gegebenenfalls ein Blockheizkraftwerk steuern. Weder die Zählersysteme der Messstellenbetreiber noch die Steuerungssysteme von PV- oder Blockheizkraftwerken erfüllen diese Anforderungen ausreichend. In der Forschung ist man währenddessen bereits einen Schritt weiter und arbeitet an technischen Systemen, die für wesentlich komplexere Energiesystem- und Markttopologien ausgelegt werden. In dieser Arbeit werden die neuen technischen Anforderungen der Direktvermarktung in einem Mietshaus identifiziert und mit dem Stand aktueller Marktprodukte sowie dem System »OpenMUC« aus der Forschung verglichen.
MPC-Workshop Februar 2001
(2001)
MPC-Workshop Februar 2004
(2004)
MPC-Workshop Februar 2005
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MPC-Workshop Februar 2006
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MPC-Workshop Februar 2007
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MPC-Workshop Februar 2011
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MPC-Workshop Februar 2012
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MPC-Workshop Februar 2013
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MPC-Workshop Februar 2014
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MPC-Workshop Februar 2015
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MPC-Workshop Februar 2016
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MPC-Workshop Januar 2002
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MPC-Workshop Januar 2003
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MPC-Workshop Juli 2001
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MPC-Workshop Juli 2003
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MPC-Workshop Juli 2004
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MPC-Workshop Juli 2005
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MPC-Workshop Juli 2006
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MPC-Workshop Juli 2007
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MPC-Workshop Juli 2011
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MPC-Workshop Juli 2012
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MPC-Workshop Juli 2013
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MPC-Workshop Juli 2014
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MPC-Workshop Juli 2015
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MPC-Workshop Juli 2018
(2018)
MPC-Workshop Juni 2002
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Ein neuer Ansatz wurde für mobile Roboter zur gleichzeitigen 3D (Drei-Dimensionaler) Kartierung und Lokalisierung vorgestellt. Die Grundlage bilden attributierte Flächenmodelle, die z.B. von segmentierten Laserscanner-Tiefenbildern stammen. Zur Optimierung der Gesamtähnlichkeit zwischen Flächenmodellen unter Zeitbedingungen werden mehrere Verfahren (Beschränkte Baumsuche, Iterative Verfeinerung, Evolutionäralgorithmus) kombiniert. Es wird speziell anhand der Ähnlichkeitsmaße gezeigt, wie das Wissen über die Lage stufenweise generiert und verwendet wird. Erste Messungen an realen segmentierten Tiefenbildfolgen zeigen, dass das Verfahren unbekannte übelappung, Verdeckung und Segmentierungsfehler toleriert sowie Echtzeitpotenzial besitzt.