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Entwicklung eines miniaturisierten Energieversorgungs-Moduls zur autarken Versorgung von Funkmodulen
(2017)
Diese Abschlussarbeit beschäftigt sich mit der Entwicklung eines miniaturisierten Energieversorgungs-Moduls. Das Modul soll gleichzeitig aus drei Energy-Harvestern Energie sammeln und diese in einem Doppelschichtkondensator zwischenspeichern. Diese Energie kann anschließend von einem Funksensorknoten zum Sammeln und Übermitteln von Daten genutzt werden.
Solch ein aufgebautes System verspricht bei einem geringen Volumen eine hohe Lebensdauer,geringen Wartungsaufwand und eine hohe Leistung, ohne dass eine drahtgebundene Energieversorgung oder große Batterien notwendig sind.
Nach dem Erstellen eins Konzepts und der Auswahl der dafür passenden Komponenten wurde zunächst ein Evaluations-Board aufgebaut. Auf diesem wurden alle in Frage kommenden Komponenten vermessen und die Funktion getestet. Aus den dadurch erworbenen Erkenntnissen wurde das miniaturisierte Energieversorgungs-Modul entwickelt. Das miniaturisierte Modul bietet folgende Möglichkeiten: Aus drei verschiedenen Energy Harvestern wird gleichzeitig die Energie gesammelt und aufbereitet. Durch die Nutzung eines effizienten Wandler-Moduls wird bei der Energieaufbereitung eine Effizienz von über 85 % erreicht. Drei Wandler-Module verbrauchen zusammen lediglich eine Leistung von P = 3, 459 µW. Der Maximum Power Point jedes einzelnen Harvesters kann separat eingestellt werden. Auch alle anderen Komponenten werden stromsparend gewählt. Die Energie wird in einem 1, 5 F Doppelschichtkondensator gespeichert. Zusätzlich wird als Backup-Energieversorgung eine Lithium Knopfzelle eingesetzt.
Dadurch können auch sicherheitskritische Anwendungen realisiert werden. Konnte durch die Energy Harvester nicht genügend Energie gesammelt werden, wird die Batterie dem Funksensorknoten zugeschaltet. Das miniaturisierte Modul hat die Maße 20 mm x 40 mm. Nach abschließenden Messungen mit einem neu implementierten Funksensorknoten, der in einer anderen Bachelorthesis entstanden ist [1], wurde eine Sendewiederholrate von 1, 1 s nachgewiesen. Dies stellt einen sehr guten Wert dar und reicht für die meisten Anwendungen aus.
Zuletzt wird aus allen Komponenten inklusive des Funksensorknotens ein Demonstrationsmuster zusammengebaut. Dieses hat die Maße von 5 cm x 5 cm x 5 cm und kann zur weiterführenden Forschung oder als Anschauungsmaterial genutzt werden.
Diese Abschlussarbeit beschäftigt sich mit der Entwicklung eines VHDL-Ethernet Protokollstapels. Aufbauend auf einem existierenden Protokollstapel für 1 GBit/s ist das Ziel dieser Arbeit, einen Protokollstapel zu entwerfen, der eine Datenübertragungsrate von mehr als 10 GBit/s erreicht. Dieser Protokollstapel soll die Protokolle Ethernet, IPv4, ARP, ICMP und UDP enthalten. Durch eine flexible Struktur der Ports und den Einsatz von generics soll dieser Protokollstapel leicht konfigurierbar und so für viele Anwendungszwecke nutzbar sein.
Zunächst wurde der existierende Protokollstapel von der Xilinx Vertix5 Serie auf die 7er Serie portiert und in Betrieb genommen. Dabei traten Probleme mit dem Transceiver und dem ARP Protokoll auf. Nachdem diese gelöst wurden, konnte ein Konzept für den neuen Protokollstapel erarbeitet werden. Dieser nutzt nun ein – in der Busbreite – flexibles Streaming Interface, um die Geschwindigkeit der Datenübertragung anzupassen.
Da jedes der genutzten Protokolle an die Daten einen Header/Trailer anhängt oder entfernt,
wurden für diese Aufgabe insgesamt vier Low-Level-Module entwickelt. Diese Module wurden
mit Hilfe einer Testbench und einer Testmatrix verifiziert. Die Protokollmodule stellen nun den Header/Trailer zusammen und fügen diese mit Hilfe der Low-Level-Module an oder entfernen diese.
Bei der Simulation des Protokollstapels wurde die Funktion der Protokolle nachgewiesen. Durch die große Busbreite, von 64 Bit bei 10 GBit/s und 128 oder 256 Bit bei 40 GBit/s, schlug allerdings die Timing-Analyse fehl. Der kritische Pfad konnte bei der CRC Berechnung gefunden werden. Durch parallele CRC-Berechnungen wurde eine vorübergehende Lösung dieses Problems für die Geschwindigkeit 10 GBit/s erreicht.
Die Analyse des Ressourcenverbrauchs zeigte, dass der neue Protokollstapel nur wenig Ressourcen in einem FPGA nutzt. Für 10 GBit/s werden lediglich 3000 LUTs und 2400 Register
benötigt. Des weiteren wurde festgestellt, dass der Ressourcenverbrauch nicht proportional zur Busbreite ist. Bei einer Verdopplung der Busbreite werden lediglich 60 % mehr Ressourcen benötigt.