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Am Institut für Angewandte Forschung wird seit Jahren eine Mikroprozessorfamilie unter dem Kurznamen SIRIUS entwickelt, die inzwischen in verschiedenen Applikationen eingesetzt wird und in hohem Maß nun auch kommerziell interessant wird. Im Mittelpunkt der Arbeiten des letzten Jahrs stand die Ausreifung der Strukturen, wobei zum erstenMal auf Benchmarks zurückgegriffen werden konnte, die einen direkten Vergleich der Leistungsfähigkeit von Prozessoren ermöglicht. Als Benchmark wurde in einer Master-Arbeit von Herrn Roth der Core-Mark Benchmark für unsere SIRIUS-Architektur übersetzt, der einen direkten Vergleich mit sehr leistungsfähigen Boliden wie der ARM-Cortex-Architektur aber auch klassischen kommerziellen Produkten von Renesas wie auch von ATMEL ermöglicht.
Mit dem Übergang zu immer komplexeren Designs an der Hochschule Offenburg werden DFT-Strukturen wie „Boundary Scan“ und „Scan“ in ASIC-Designs notwendig. Die DFT-Struktur Scan wird hierbei zukünftig bei Implementierung eines speziellen Scan Chain der Core Logic des ASIC-Designs verwendet und danach in der Boundary Scan Architektur integriert.
Zunächst werden die Strukturen im recht einfachen ASIC-Design „Rolling Dice“, entwickelt am IAF der Hochschule Offenburg, implementiert. Nach Verifizierung der Funktionalität der Strukturen durch Emulation erfolgt die Einführung in komplexere ASIC-Design wie Front-End ASIC DQPSK sowie Prozessor-ASIC PDA V.2 (beide ebenfalls entwickelt am IAF der Hochschule Offenburg).
Eine Verifizierung der mit DFT-Strukturen ausgestatteten komplexeren ASIC-Design erfolgt im Rahmen dieser Ausarbeitung nicht, Bezug genommen wird hauptsächlich auf die Einführung der DFT-Strukturen in das ASIC-Design des „Rolling Dice“.
Ein Vergleich von Aufwand gegenüber Nutzen bei Implementierung von DFT-Strukturen in „kleine“ gegenüber „große“ ASIC-Design bildet ein wichtiges Fazit.
In this paper an RFID/NFC (ISO 15693 standard) based inductively powered passive SoC (system on chip) for biomedical applications is presented. A brief overview of the system design, layout techniques and verification method is dis-cussed here. The SoC includes an integrated 32 bit microcontroller, sensor interface circuit, analog to digital converter, integrated RAM, ROM and some other peripherals required for the complete passive operation. The entire chip is realized in CMOS 0.18 μm technology with a chip area of 1.52mm x 3.24 mm.
A new RFID/NFC (ISO 15693 standard) based inductively powered passive SoC (System on chip) for biomedical applications is presented here. The proposed SOC consists of an integrated 32 bit microcontroller, RFID/NFC frontend, sensor interface circuit, analog to digital converter and some peripherals such as timer, SPI interface and memory devices. An energy harvesting unit supplies the power required for the entire system for complete passive operation. The complete chip is realized on CMOS 0.18 μm technology with a chip area of 1.5 mm × 3.0 mm.