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Die Einführung der extrakorporalen Zirkulation unter Verwendung eines medikamentös induzierten Herzstillstands ermöglicht der Herzchirurgie die Herzoperationen, wie sie heute bekannt sind. Eine große Debatte besteht in der optimalen Zusammensetzung und Anwendungsweise der kardioplegischen Lösungen [6]. In der Helios Klinik für Herzchirurgie in Karlsruhe werden die kalte, kristalloide Kardioplegie nach Bretschneider und die modifizierte, kalte Blutkardioplegie nach Calafiore verwendet. Die vorliegende Arbeit beschäftigt sich mit der Frage, ob die Wahl der Kardioplegie Einwirkungen auf den intraoperativen und postoperativen Verlauf einer Bypass-Operation hat.
In der dazu angefertigten Studie wurden die Daten von 135 KHK Patienten retrospektiv erfasst und statistisch analysiert. Darunter wurden 81 Patienten mit der kalten Blutkardioplegie nach Calafiore behandelt und 53 Patienten mit der kristalloiden HTKLösung nach Bretschneider. Die demografischen Daten und Dringlichkeit der Operationen unterscheiden sich nicht signifikant voneinander. Bei den intraoperativen Parametern sind hinsichtlich der Hämoglobin-, Natrium-, und Kaliumkonzentration signifikante Unterschiede erkennbar. Weitere intraoperative Laborwerte zeigen keine Signifikanz. Die intraoperativen Parameter der Myokardprotektionsverfahren unterscheiden sich bezüglich der verabreichten Kardioplegiemenge. Bei postoperativen Parametern sind keine besonderen Signifikanzen notiert.
Die kristalloide Kardioplegie nach Bretschneider wie auch die modifizierte kalte Blutkardioplegie nach Calafiore sind sichere und effektive Verfahren. Einige Unterschiede konnten zugunsten der Blutkardioplegie nach Calafiore gefunden werden, die spezifisch für das jeweilige Verfahren sind. Zwingende Argumente für oder gegen eines dieser Verfahren konnten nicht gefunden werden.
Den Hauptbestandteil des Operationssystems stellt der Zugriff auf SD-Karten mit dem Dateisystem FAT16 von Microsoft dar. Für die Bedienung wurde ein Kommandozeileninterpreter implementiert. Als Ein- und Ausgabegerät dient ein PC mit einem speziellen Terminalprogramm, welcher über USB mit dem Emulationsboard des SIRIUS Softcores verbunden ist. Das System wird über die Eingabe von Befehlen am Terminal gesteuert.
Der SIRIUS Softcore kann nur vom Flash des Emulationsboards booten. Da das Betriebssystem selbst jedoch auf der SD-Karte gespeichert werden soll, ist ein Basis-Betriebssystem erforderlich, welches im Flash abgelegt ist. Das Basis-Betriebssystem lädt gleich nach dem Start das eigentliche Betriebssystem von der SD-Karte. Falls jedoch keine SD-Karte gesteckt ist, ermöglicht das Basis-Betriebssystem mit einem Kommandozeileninterpreter einige Grundfunktionen.
Der Cache-Speicher für den Softprozessor SIRIUS ist ein 4-fach assoziativer Cache-Speicher, der mit einem DDR-Interface auf einen externen Speicher zugreifen kann. Er verwaltet und beschleunigt Zugriffe vom Prozessor auf diesen Speicher. Der Cache-Speicher arbeitet intern mit 32 Bit und der doppelten Prozessortaktfrequenz und ermöglicht Systeme mit größeren Speicheranforderungen ohne signifikante Performanceverluste. Der Cache-Speicher wurde mit der Hardwarebeschreibungssprache VHDL erstellt und mit dem bestehenden Mikrocontrollersystem verbunden.
Das Gesamtsystem wurde zunächst simuliert und anschließend mit dem Cyclone III FPGA Starter Kit von Altera, welches ein 32 MB DDR-RAM-Modul zur Verfügung stellt, durch Ausführen eines Testprogramms erfolgreich verifiziert. Für den kompletten Cache-Speicher werden inklusive der Pins für den externen Oszillator und des Reset-Tasters 3805 Logik-Zellen, 27 M9K-Blöcke, 44 Pins und eine PLL benötigt.
Für die Implementation in ASIC's wurde ein kompakter Mikroprozessor-Kernel als Standardzellen-Makro entworfen. Durch konsequenten Einsatz von Hochsprachen und CAE-Werkzeugen (VHDL, Synthese) konnte ein vollständiges Design in nur vier Monaten durchgeführt werden. Der Prozessor wird in einem Testchip erprobt.
Die Vision vom "Internet der Dinge" prägt seit Jahren Forschung und Entwicklung, wenn es um smarte Technologien und die Vernetzung von Geräten geht. In der Zukunft wird die reale Welt zunehmend mit dem Internet verknüpft, wodurch zahlreiche Gegenstände (Dinge) des normalen Alltags dazu befähigt werden, zu interagieren und sowohl online als auch autark zu kommunizieren. Viele Branchen wie Medizin, Automobilbau, Energieversorgung und Unterhaltungselektronik sind gleichermaßen betroffen, wodurch trotz Risiken auch neues wirtschaftliches Potential entsteht. Im Bereich "Connected Home" sind bereits Lösungen vorhanden, mittels intelligenter Vernetzung von Haushaltsgeräten und Sensoren, die Lebensqualität in den eigenen vier Wänden zu erhöhen. Diese Arbeit beschäftigt sich mit dem Thread Protokoll; einer neuen Technologie zur Integration mehrerer Kommunikationsschnittstellen innerhalb eines Netzwerks. Darüber hinaus wird die Implementierung auf Netzwerkebene (Network Layer) vorgestellt, sowie aufbereitete Informationen bezüglich verwendeter Technologien dargestellt.
Das Projekt PHOTOPUR soll die Reduzierung von Pestiziden in Oberflächengewässern ermöglichen. In dieser Arbeit wird eine Automatisierung eines ersten Demosystems entwickelt, welches den gesamten Reinigungsprozess abbildet. Eine Projektierung der Automatisierung des Systems wird mit den dafür vorgesehenen Fließschemas und Gerätelisten durchgeführt. Darauf aufbauend wird die Ablaufsteuerung des Demosystems durch einen Ablauf-Funktionsplan umgesetzt. Um eine Systemüberwachung der Anlage zu gewährleisten wurde dazu eine Visualisierung ausgearbeitet. Zusätzlich wurden die Regelstrecken der Durchflussregelungen in den zwei Teilprozessen des Reinigungsprozesses bestimmt und durch unterschiedliche Einstellregeln der optimale Regler der Regelkreise ermittelt.
Die in dieser Arbeit entwickelte Software, beinhaltet die drei folgenden Umsetzungen: Realisierung der Ablaufsteuerung, Implementierung der Reglerparameter durch einen vorhandenen Regelalgorithmus und die Visualisierung des Demosystems.
Evaluation des In-Memory Datenbanksystems SAP HANA als Cloudlösung für Business Intelligence Systeme
(2013)
Global agierende Unternehmen sind mit einem stetig ansteigenden Datenaufkommen konfrontiert. Zur Analyse werden diese Daten in Business Intelligence Systeme geladen. Aufbereitete Daten werden heutzutage in der Regel in zeilenbasierten (relationalen) Datenbanksystemen vorgehalten. Ein großer Nachteil dieses Datenbanksystems für diesen Anwendungsfall ist, dass es auf eine hohe Anzahl einfacher Transaktionen mit wenigen Datensätzen ausgelegt ist. Im Kontext eines analysebasierten Modells, wie hier beim Business Intelligence, fallen dagegen hauptsächlich komplexe Abfragen auf einer Vielzahl von Datensätze an [BaGü2009]. Die SAP AG stellt mit dem Produkt SAP HANA eine Lösung zur Verfügung, welche auf die Datenanalyse für Business Intelligence ausgelegt ist und zugleich auch transaktionalen Anforderungen genügen soll. Das System ist als Appliance aus Soft- und Hardware konzipiert, das auf einem spaltenorientierten, In-Memory Datenbanksystem aufbaut. Diese Arbeit geht zunächst auf die Grundlagen des Business Intelligence, die allgemeinen Prinzipien von spaltenorientieren In-Memory Datenbankensystemen sowie deren Abgrenzung zu klassischen relationalen Systemen ein. Weiterhin wird auf die Architektur von SAP HANA und deren Besonderheiten eingegangen. Hauptgegenstand dieser Arbeit ist die Umsetzung einer Demoanwendung basierend auf SAP HANA in einer Cloud Umgebung (SAP HANA ONE). Hierbei wird insbesondere auf die Realisierbarkeit der Anwendung mittels der Entwicklungsumgebung SAP HANA Studio in einer Cloudumgebung eingegangen. Weiterhin steht zur Diskussion inwiefern SAP HANA in bestehende Business Intelligence Umgebungen integriert werden kann.
Durch die Digitalisierung erschlossen sich in den letzten 15 Jahren nicht nur viele Möglichkeiten neues Bildmaterial oder Videomaterial aufzunehmen und zu verwahren, sondern auch die Zugänglichkeit der breiten Masse zu solcher Technologie. Abseits der Datenmengen wie sie Social Media Plattformen tagtäglich verarbeiten, existieren die Sende- und Rundfunkanstalten mit gigantischen Archiven von Videomaterial. Der Großteil davon ist von dokumentarischer oder szenischer Natur sowie verschiedenste Interviews aus allen Bereichen des öffentlichen Lebens.
Nach dem aktuellen Stand wird das Videomaterial von Hand kategorisiert und zur Indizierung verschlagwortet. Die Aufgabe war es nun, diesen Prozess zumindest teilweise zu automatisieren. Dazu sollten auf dem Markt verfügbare Technologien in Bereich der Gesichtserkennung und Texterkennung auf ihre Nutzbarkeit zu diesem Zweck hin evaluiert werden. Dabei soll mit Hilfe der in Interviews verwendeten Bauchbinden das momentan gezeigte Gesicht "gelernt" werden, um es später ohne solche Hilfe wiederzuerkennen.
Diese Bachelor-Thesis beschreibt die Entwicklung eines Informationssystems, das abteilungsintern für verschiedene Report- und Controllingaufgaben in der Abteilung Organisation/IT genutzt wird. Grundlage bilden Daten über Hard- und Software aller Client-Computer, die von der in der PWO AG eingesetzten Anwendung zur Installation / Softwareverteilung (Microsoft SCCM) wöchentlich gesammelt werden. Zunächst wird die Funktionalität der Inventarisierung auf Korrektheit überprüft und die daraus entstehenden Daten analysiert. Benötigte Daten werden gefiltert, sortiert und teilweise mit bestehenden Datenbanken verknüpft. Daraus entsteht ein Webportal, welches es den zuständigen Mitarbeitern/innen ermöglicht, ohne manuellen Aufwand Clients, Software und Lizenzen zu verwalten und entsprechende Berichte zu erstellen. Zudem wird die bestehende CMDB durch bisher fehlende Daten ergänzt. Ziel ist es, die Aufgaben der IT-Abteilung an die ITIL Vorgaben innerhalb der PWO AG auszurichten, um so effektives und effizientes IT Service Management betreiben zu können. Gleichzeitig wird somit ein Standard für die Tochterwerke entwickelt.
Implementierung von Softcore-Prozessoren und/oder weiteren IPs (Intellectual Property) in FPGAs
(2018)
Die zunehmende Integration von kompletten Systemen auf einem Chip (System-on-Chip, SoC) erfordert auch immer die Integration einer Recheneinheit bzw. eines Prozessorkerns. Möchte man insbesondere Low-Power-SoC-Systeme entwickeln, z.B. drahtlose Sensor-SoC-Systeme für Anwendungen im Rahmen von Industrie 4.0, ist die Implementierung eines solchen Prozessorkerns mit hohen Herausforderungen verbunden. Prinzipiell können hierfür verschiedene Ansätze verfolgt werden, nämlich die Implementierung einer Hardcore Prozessor-IP (IP = Intellectual Property) oder einer Softcore-Prozessor-IP. Im vorliegenden Beitrag wird zunächst auf den derzeitigen Stand der Technik verfügbarer Hardcore- oder Softcore-Prozessoren unter den Randbedingungen der Low-Power-Anforderungen und der weiten Verbreitung des Cores in industriellen Anwendungen eingegangen. Schließlich werden die Ergebnisse der Implementierung und Evaluierung eines derzeit frei verfügbaren 16-bit MSP430-kompatiblen Softcore Prozessors auf einem Altera-Cyclon-FPGA vorgestellt. Aus den Ergebnissen wird ein entsprechendes Fazit für die Implementierung von Low-Power-SoC-Systeme gegeben.
Implementierung von Softcore-Prozessoren und/oder weiteren IPs (Intellectual Properties) in FPGAs
(2017)
In heutigen Low-Power-Anwendungen ist es mittlerweile Standard sogenannte System-on-a-Chip (SoC)-Systeme zu entwickeln. Diese benötigen eine Recheneinheit, sowie nur die notwendigste Hardware, um die Energieversorgung auch über Energy-Harvesting zu ermöglichen.
Im Rahmen dieser Abschlussarbeit wurde der aktuelle Stand von verfügbaren Hardcore- und Softcore-Prozessoren evaluiert. Aufgrund der hohen Anforderung an den Prozessor in Low-Power-Systemen, wurden Hardcore-Prozessoren für die weitere Untersuchung ausgeschlossen. Obwohl diese sehr leistungstarke und energieeffiziente Prozessoren sind, weisen Hardcore-Prozessoren nicht die notwendige Flexibilität in einer minimalen Konfiguration auf, um die Ansprüche einer Low-Power-Anwendung zu erfüllen.
Aus diesem Grund wurden von verschiedenen Quellen Softcore-Prozessoren untereinander mit zusätzlich, ausgewählten Kriterien untersucht. Die Wahl fiel auf den NEO430, welcher auf der Architektur des Mikrocontrollers MSP430 von Texas Instrument basiert.
Mit dem NEO430 als Softcore, wurde ein Demonstrator-System entwickelt und auf dem Development-Board DE2-115 von Terasic implementiert. Im Zuge der Entwicklung des Demonstrators wurden weiterhin frei verfügbare IP-Cores zur Anbindung an den NEO430 untersucht. Der Demonstrator umfasste eine selbst entwickelte CRC-Berechnung, um damit die Programmierbarkeit, die Funktionen des NEO430 zu testen und dessen Ressourcenverbrauch, sowie Erweiterbarkeit über der Wishbone-Schnittstelle zu evaluieren.
Die Evaluierung des Demonstrator-Systems ergab einen Ressourcenverbrauch von 1253 Logikelemente des Development-Boards. Neben dem Demonstrator wurden weitere Konfigurationen, wie eine Minimale-, die Standard-Konfiguration und insbesondere eine Konfiguration ohne der Wishbone-Schnittstelle evaluiert.
Durch die starke Verbreitung der MSP430-Serie in der Industrie, ist der NEO430 ein interessanter Kandidat für Low-Power-Systeme
Verschiedenste Hersteller von Prothesen treiben die Entwicklungen in der Neuroprothetik immer weiter voran. Jedoch steigen dadurch nicht nur die Komplexität und die Funktionen einer solchen Prothese, sondern auch die Kosten. Oft wird vernachlässigt, dass ein einfaches Greifen meist schon ausreicht und damit oftmals viel mehr Personen geholfen werden kann als mit einer teuren Highend-Prothese.
Die vorliegende Masterthesis soll zeigen, dass es möglich ist, mit einfachen Mitteln einen funktionsfähigen bionischen Prototyp zu entwickeln. Die Steuerung funktioniert per Knopfdruck, Bewegungen werden automatisch ausgeführt.
Hierfür wurde auf der Rekonstruktion der ersten eisernen Hand des Götz von Berlichin-gen aufgebaut. Diese wurde mit günstiger und einfach beschaffbarer Elektronik verändert, damit die Prothese durch elektrische Motoren aktiv ansteuerbar ist. Das Modell wurde mit SolidWorks 2018 verändert. Die elektronischen Bauteile wurden über ein Arduino Board UNO R3 angesteuert, welcher die Schnittstelle zum Computer bildet.
In dieser Arbeit werden 3D-Scanner, deren verschiedene Funktionsarten und Einsatz-möglichkeiten vorgestellt. Ein besonderes Augenmerk liegt hierbei auf medizinischen Anwendungen.
Außerdem wird eine programmierte Ansteuerung in C++ eines 3D-Scanners vom Typ Artec Eva demonstriert. Hierbei werden die mit Qt erstellte GUI und Teile des Quellcodes vorgestellt und erklärt. Ziele der Programmierung waren, außer der Ansteuerung in C++ eine Darstellung mit Hilfe des Visualization Toolkits VTK und es zu ermöglichen, die aufgenommenen Daten auch abspeichern zu können.
Schließlich werden Grundlagen der Kalibrierung und der Koordinatentransformation dargelegt und am Beispiel der Kalibrierung des Artec EVA Scanners exemplarisch aufgezeigt.
Der gesamte Quellcode, welcher im Rahmen dieser Arbeit entstand, ist im Anhang der Arbeit zu finden.
iSign - internet based simulation of guided wave propagation - ist eine Lernumgebung für Online-Laborversuche. Die Client-Serverarchitektur nutzt server-seitig das Tool F3D, das elektromagnetische Felder in 3D-Strukturen berechnet. Ein Apache-Webserver (unter Linux) bedient den Theorie-/Aufgaben-Teil und die Lernsystemadministration. Ein HPUX Simulationsserver steuert und kontrolliert den mehrstufigen Simulationsvorgang. Eine MySQL-Datenbank erlaubt dynmaische Webseiten-Generierung und Simulations-, Projekt- und Userdatenhaltung. Java-Applets, JavaServer Pages und JavaBeans erzeugen die interaktive Client-Oberfläche zur Eingabe, Ergebnisdarstellung und für Online-Virtual Reality. Die einheitlich gestaltete Benutzeroberfläche verbirgt die Systemkomplexität.
Intelligente Assistenten - Untersuchung der Spracheingabe in Verbindung mit dem ERP-System SIVAS.ERP
(2018)
Die vorliegende Bachelorarbeit wurde für die schrempp edv GmbH erstellt. Die Untersuchung von Technologien intelligenter Assistenz und eine fundierte Einsatzempfehlung für zukünftige Entwicklungen in Verbindung mit dem ERP-System SIVAS sind die primären Ziele der Abschlussarbeit. Das Hauptaugenmerk der Analyse liegt auf der Spracherkennung und der Sprachverarbeitung. Diese Technologien sollen den Umgang mit den komplexen Anwendungen im SIVAS-Umfeld erleichtern.
Der erste Teil der Abschlussarbeit befasst sich mit den theoretischen Grundlagen intelligenter (Sprach-) Assistenz. Im zweiten Teil wird die SIVAS.Montage-App und ein Szenario zur prototypischen Umsetzung intelligenter Assistenz vorgestellt.
Die folgenden Teile beschäftigen sich mit der Spracherkennung und Sprachverarbeitung von Google und Microsoft. Die beiden Unternehmen betreiben seit Jahren intensive Forschungen zu den Sprachtechnologien und bieten erfolgreiche Lösungskonzepte an. Analysierte Frameworks der Spracherkennung sind die Google Speech API und die Bing Speech API. Kandidaten der Sprachverarbeitung sind Dialogflow von Google und LUIS von Microsoft.
Das Ergebnis der Analyse ist die Einsatzempfehlung der Frameworks von Google. Insbesondere bei der ermittelten Fehlerrate als Schlüsselkriterium der Spracherkennung, kann Google mit 11,11 % gegenüber Microsoft mit 23,09 % überzeugen. Der Vergleich der Frameworks zur Sprachverarbeitung liefert ähnliche Resultate. Google ist Microsoft bei der Klassifizierung bisher unbekannter Aussagen der Anwender mit einer Genauigkeit von 86,67 % um fünf Prozentpunkte überlegen. Informationen werden mit Hilfe von Dialogflow erfolgreicher und strukturell besser aufbereitet extrahiert.
Abschließend wird SIVAS mit den analysierten Google-Technologien mittels einer prototypischen Umsetzung des ausgewählten Szenarios zur Erfassung von Montagezeiten zusammengebracht.
Als Fortsetzung des FHOP-Projektes wurde an der Fachhochschule Offenburg auf Basis des bestehenden Mikroprozessorkerns im Rahmen einer Diplomarbeit ein Mikrocontroller in ES2-0.7 μm-Technologie entworfen. Der Controller wurde modular aufgebaut mit den Komponenten: FHOP-Mikroprozessor, Buscontroller, Waitstate-Chipselect-Einheit, 16x16 Bit Multiplizierer, 2KB ROM, 256 Byte RAM, Watchdog, PIO mit 16 konfigurierbaren Ports, SIO, 2 Timer und ein Interruptcontroller für 8 Interrputquellen.
Der Chip benötigt bei einer Komplexität von ca. 65400 Transistoren eine Siliziumfläche von etwa 27 mm². Er wurde im September 1996 zur Fertigung gegeben und mittlerweile erfolgreich getestet. Das interne ROM des Mikrocontrollers enthält das BIOS sowie ein Testprogramm. Zur Erstellung der Software steht eine komplette Entwicklungsumgebung zur Verfügung. Sämtliche Komponenten stehen im FHOP-Design-Kit in Kürze zur Verfügung.
RFID- Frontend ISO 15693
(2008)
Diese Abschlussarbeit beschäftigt sich mit der Entwicklung eines VHDL-Ethernet Protokollstapels. Aufbauend auf einem existierenden Protokollstapel für 1 GBit/s ist das Ziel dieser Arbeit, einen Protokollstapel zu entwerfen, der eine Datenübertragungsrate von mehr als 10 GBit/s erreicht. Dieser Protokollstapel soll die Protokolle Ethernet, IPv4, ARP, ICMP und UDP enthalten. Durch eine flexible Struktur der Ports und den Einsatz von generics soll dieser Protokollstapel leicht konfigurierbar und so für viele Anwendungszwecke nutzbar sein.
Zunächst wurde der existierende Protokollstapel von der Xilinx Vertix5 Serie auf die 7er Serie portiert und in Betrieb genommen. Dabei traten Probleme mit dem Transceiver und dem ARP Protokoll auf. Nachdem diese gelöst wurden, konnte ein Konzept für den neuen Protokollstapel erarbeitet werden. Dieser nutzt nun ein – in der Busbreite – flexibles Streaming Interface, um die Geschwindigkeit der Datenübertragung anzupassen.
Da jedes der genutzten Protokolle an die Daten einen Header/Trailer anhängt oder entfernt,
wurden für diese Aufgabe insgesamt vier Low-Level-Module entwickelt. Diese Module wurden
mit Hilfe einer Testbench und einer Testmatrix verifiziert. Die Protokollmodule stellen nun den Header/Trailer zusammen und fügen diese mit Hilfe der Low-Level-Module an oder entfernen diese.
Bei der Simulation des Protokollstapels wurde die Funktion der Protokolle nachgewiesen. Durch die große Busbreite, von 64 Bit bei 10 GBit/s und 128 oder 256 Bit bei 40 GBit/s, schlug allerdings die Timing-Analyse fehl. Der kritische Pfad konnte bei der CRC Berechnung gefunden werden. Durch parallele CRC-Berechnungen wurde eine vorübergehende Lösung dieses Problems für die Geschwindigkeit 10 GBit/s erreicht.
Die Analyse des Ressourcenverbrauchs zeigte, dass der neue Protokollstapel nur wenig Ressourcen in einem FPGA nutzt. Für 10 GBit/s werden lediglich 3000 LUTs und 2400 Register
benötigt. Des weiteren wurde festgestellt, dass der Ressourcenverbrauch nicht proportional zur Busbreite ist. Bei einer Verdopplung der Busbreite werden lediglich 60 % mehr Ressourcen benötigt.
Entwicklung eines miniaturisierten Energieversorgungs-Moduls zur autarken Versorgung von Funkmodulen
(2017)
Diese Abschlussarbeit beschäftigt sich mit der Entwicklung eines miniaturisierten Energieversorgungs-Moduls. Das Modul soll gleichzeitig aus drei Energy-Harvestern Energie sammeln und diese in einem Doppelschichtkondensator zwischenspeichern. Diese Energie kann anschließend von einem Funksensorknoten zum Sammeln und Übermitteln von Daten genutzt werden.
Solch ein aufgebautes System verspricht bei einem geringen Volumen eine hohe Lebensdauer,geringen Wartungsaufwand und eine hohe Leistung, ohne dass eine drahtgebundene Energieversorgung oder große Batterien notwendig sind.
Nach dem Erstellen eins Konzepts und der Auswahl der dafür passenden Komponenten wurde zunächst ein Evaluations-Board aufgebaut. Auf diesem wurden alle in Frage kommenden Komponenten vermessen und die Funktion getestet. Aus den dadurch erworbenen Erkenntnissen wurde das miniaturisierte Energieversorgungs-Modul entwickelt. Das miniaturisierte Modul bietet folgende Möglichkeiten: Aus drei verschiedenen Energy Harvestern wird gleichzeitig die Energie gesammelt und aufbereitet. Durch die Nutzung eines effizienten Wandler-Moduls wird bei der Energieaufbereitung eine Effizienz von über 85 % erreicht. Drei Wandler-Module verbrauchen zusammen lediglich eine Leistung von P = 3, 459 µW. Der Maximum Power Point jedes einzelnen Harvesters kann separat eingestellt werden. Auch alle anderen Komponenten werden stromsparend gewählt. Die Energie wird in einem 1, 5 F Doppelschichtkondensator gespeichert. Zusätzlich wird als Backup-Energieversorgung eine Lithium Knopfzelle eingesetzt.
Dadurch können auch sicherheitskritische Anwendungen realisiert werden. Konnte durch die Energy Harvester nicht genügend Energie gesammelt werden, wird die Batterie dem Funksensorknoten zugeschaltet. Das miniaturisierte Modul hat die Maße 20 mm x 40 mm. Nach abschließenden Messungen mit einem neu implementierten Funksensorknoten, der in einer anderen Bachelorthesis entstanden ist [1], wurde eine Sendewiederholrate von 1, 1 s nachgewiesen. Dies stellt einen sehr guten Wert dar und reicht für die meisten Anwendungen aus.
Zuletzt wird aus allen Komponenten inklusive des Funksensorknotens ein Demonstrationsmuster zusammengebaut. Dieses hat die Maße von 5 cm x 5 cm x 5 cm und kann zur weiterführenden Forschung oder als Anschauungsmaterial genutzt werden.
An der Fachhochschule Offenburg wird der Design-Kit FHO_MTC_CMOS_035_v1.0 erstellt. Mit Hilfe dieses Kits lassen sich Designs in der AMI O.35 Mikrometer Technologie entwerfen. Alle durchgeführten Arbeiten werden durch den Entwurf eines Lottozahlengenerator-Chips verifiziert, der gefertigt wird. Damit sind alle wesentlichen Schritte bekannt, die für die Aufbereitung eines Design-Kits für beliebige Technologien für die Mentor-Tools erforderlich sind. Der Design-Kit wird für alle MPC-Mitglieder freigegen, die eine NDA für AMI bei Europractice unterzeichnet haben.