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Verschiedenste Hersteller von Prothesen treiben die Entwicklungen in der Neuroprothetik immer weiter voran. Jedoch steigen dadurch nicht nur die Komplexität und die Funktionen einer solchen Prothese, sondern auch die Kosten. Oft wird vernachlässigt, dass ein einfaches Greifen meist schon ausreicht und damit oftmals viel mehr Personen geholfen werden kann als mit einer teuren Highend-Prothese.
Die vorliegende Masterthesis soll zeigen, dass es möglich ist, mit einfachen Mitteln einen funktionsfähigen bionischen Prototyp zu entwickeln. Die Steuerung funktioniert per Knopfdruck, Bewegungen werden automatisch ausgeführt.
Hierfür wurde auf der Rekonstruktion der ersten eisernen Hand des Götz von Berlichin-gen aufgebaut. Diese wurde mit günstiger und einfach beschaffbarer Elektronik verändert, damit die Prothese durch elektrische Motoren aktiv ansteuerbar ist. Das Modell wurde mit SolidWorks 2018 verändert. Die elektronischen Bauteile wurden über ein Arduino Board UNO R3 angesteuert, welcher die Schnittstelle zum Computer bildet.
Diese Abschlussarbeit beschäftigt sich mit der Entwicklung eines VHDL-Ethernet Protokollstapels. Aufbauend auf einem existierenden Protokollstapel für 1 GBit/s ist das Ziel dieser Arbeit, einen Protokollstapel zu entwerfen, der eine Datenübertragungsrate von mehr als 10 GBit/s erreicht. Dieser Protokollstapel soll die Protokolle Ethernet, IPv4, ARP, ICMP und UDP enthalten. Durch eine flexible Struktur der Ports und den Einsatz von generics soll dieser Protokollstapel leicht konfigurierbar und so für viele Anwendungszwecke nutzbar sein.
Zunächst wurde der existierende Protokollstapel von der Xilinx Vertix5 Serie auf die 7er Serie portiert und in Betrieb genommen. Dabei traten Probleme mit dem Transceiver und dem ARP Protokoll auf. Nachdem diese gelöst wurden, konnte ein Konzept für den neuen Protokollstapel erarbeitet werden. Dieser nutzt nun ein – in der Busbreite – flexibles Streaming Interface, um die Geschwindigkeit der Datenübertragung anzupassen.
Da jedes der genutzten Protokolle an die Daten einen Header/Trailer anhängt oder entfernt,
wurden für diese Aufgabe insgesamt vier Low-Level-Module entwickelt. Diese Module wurden
mit Hilfe einer Testbench und einer Testmatrix verifiziert. Die Protokollmodule stellen nun den Header/Trailer zusammen und fügen diese mit Hilfe der Low-Level-Module an oder entfernen diese.
Bei der Simulation des Protokollstapels wurde die Funktion der Protokolle nachgewiesen. Durch die große Busbreite, von 64 Bit bei 10 GBit/s und 128 oder 256 Bit bei 40 GBit/s, schlug allerdings die Timing-Analyse fehl. Der kritische Pfad konnte bei der CRC Berechnung gefunden werden. Durch parallele CRC-Berechnungen wurde eine vorübergehende Lösung dieses Problems für die Geschwindigkeit 10 GBit/s erreicht.
Die Analyse des Ressourcenverbrauchs zeigte, dass der neue Protokollstapel nur wenig Ressourcen in einem FPGA nutzt. Für 10 GBit/s werden lediglich 3000 LUTs und 2400 Register
benötigt. Des weiteren wurde festgestellt, dass der Ressourcenverbrauch nicht proportional zur Busbreite ist. Bei einer Verdopplung der Busbreite werden lediglich 60 % mehr Ressourcen benötigt.
Bei der Produktion von Solarzellen aus multikristallinem Silizium haben Defekte aus der Kristallisationsphase starken Einfluss auf die Materialqualität der Wafer und damit auf den Wirkungsgrad der späteren Solarzelle. Ein Verständnis des Kornwachstums in multikristallinem Silizium während des Kristallisationsprozesses kann zur Optimierung desselben beitragen. In dieser Arbeit werden Methoden untersucht, optische Flüsse zwischen Korngrenzenbildern multikristalliner Si-Wafer mittels neuronaler Netze zu berechnen. Hierfür wird die Architektur eines ausgereiften faltungsbasierten neuronalen Netzes zur optischen Fluss-Berechnung genutzt und durch angepasstes Training auf Waferstrukturen zugeschnitten. Dies umfasst die Synthese eigener, auf Waferbilder basierender Trainingsdaten und das Training mit einer angepassten Fehlerfunktion zur Bewertung der Zuordnungsgenauigkeit von Körnern zwischen Wafern durch den optischen Fluss. Beide Maßnahmen zusammen führen zu einer Reduktion des Zuordnungsfehlers von Körnern zwischen Waferbildern um 45 % gegenüber einem hochoptimierten, auf allgemeine optische Flüsse trainierten Modell basierend auf demselben Netzwerk. Die geschätzte Zuordnungsgenauigkeit des besten Modells beträgt 92,4 % der Pixel der Korngrenzenbilder eines Wafers. Weiteres Verbesserungspotenzial ist vorhanden.