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In den letzten Jahrzehnten haben permanentmagneterregte Synchronmaschinen und deren Regelung immer mehr Einzug in industrielle Applikationen erhalten. Durch die weltweit wachsende Elektromobilität partizipiert das Automobil an deren fortschreitenden Einsatzmöglichkeit.
Die Modellierung eines physikalisch-technischen Systems ist ein wichtiger Bestandteil in der Entwicklung einer Regelung. Inhaltlich setzt sich die Abschlussarbeit mit dieser Vorgehensweise für eine 6-phasige permanentmagneterregte Synchronmaschine auseinander. Durch die doppelte Anzahl an Statorwicklungen existieren unter anderem zwei verschiedene Wicklungskonzepte, wie eine elektrische Maschine aufgebaut sein könnte. Beide Wicklungskonzepte, bei dem entweder eine volle magnetische Kopplung oder keine magnetische Kopplung der betrachteten Teilsysteme vorliegt, werden untersucht. Ziel der Masterthesis ist es, eine mathematische Grundlage für die Modellbildung einer 6-phasigen permanentmagneterregten Synchronmaschine herzuleiten, um darauf aufbauend eine feldorientierte Regelung zu entwerfen. Wie in der industriellen Antriebstechnik gebräuchlich, erfolgt die Regelung in einem rotierenden Koordinatensystem. Die Stromregelung basiert auf einen zeitkontinuierlichen PI-Regler samt Spannungsbegrenzung und einer Anti-Windup-Struktur. In der Ausarbeitung wird mithilfe zweier Simulationsmodelle bewiesen, dass sowohl das mathematische Modell einer 6-phasigen permanentmagneterregten Synchronmaschine als auch deren Regelung simulationstechnisch die erwarteten Resultate liefern.
Im Rahmen dieser Masterthesis wird ein quasi energieautarkes, nicht-invasives Messsystem für Kleinstlebewesen entwickelt, das Vitalparameter erfasst und diese in einem FRAM-Speicher bis zum Auslesen abspeichert. Durch eine drahtlose RFID-/NFC-Ausleseschnittstelle kann die erfasste Körpertemperatur und der Puls der letzten Wochen ausgelesen werden. Alle Einstellungen des Messsystems können durch einen geeigneten RFID-Reader für Laptops mit eigens entwickelter grafischer Nutzeroberfläche geändert werden. Das vollständige Aufladen des nur 3,3 g leichten und 15 mm x 25 mm großen Messsystems erfolgt durch eine selbstgedruckte RFID-Reader-Antenne in Verbindung mit einem RFID-Reader und benötigt hierzu weniger als 29 Stunden. Bei vollständig aufgeladenem Energiespeicher ist ein Betrieb von 47 Tagen möglich. Dies wird durch ein speziell für das Messsystem konzipiertes Lade- und Powermanagement erreicht. Neben der Auswahl von energiesparenden Komponenten für die Hardware und deren bestmöglichen Nutzung, wurde die Software so optimiert, dass das Programm schnell und stromsparend abgearbeitet wird. Die Erweiterbarkeit und Anpassung wird durch das modulare Konzept auch in anderen Bereichen gewährleistet.
Diese Abschlussarbeit beschäftigt sich mit der Entwicklung eines VHDL-Ethernet Protokollstapels. Aufbauend auf einem existierenden Protokollstapel für 1 GBit/s ist das Ziel dieser Arbeit, einen Protokollstapel zu entwerfen, der eine Datenübertragungsrate von mehr als 10 GBit/s erreicht. Dieser Protokollstapel soll die Protokolle Ethernet, IPv4, ARP, ICMP und UDP enthalten. Durch eine flexible Struktur der Ports und den Einsatz von generics soll dieser Protokollstapel leicht konfigurierbar und so für viele Anwendungszwecke nutzbar sein.
Zunächst wurde der existierende Protokollstapel von der Xilinx Vertix5 Serie auf die 7er Serie portiert und in Betrieb genommen. Dabei traten Probleme mit dem Transceiver und dem ARP Protokoll auf. Nachdem diese gelöst wurden, konnte ein Konzept für den neuen Protokollstapel erarbeitet werden. Dieser nutzt nun ein – in der Busbreite – flexibles Streaming Interface, um die Geschwindigkeit der Datenübertragung anzupassen.
Da jedes der genutzten Protokolle an die Daten einen Header/Trailer anhängt oder entfernt,
wurden für diese Aufgabe insgesamt vier Low-Level-Module entwickelt. Diese Module wurden
mit Hilfe einer Testbench und einer Testmatrix verifiziert. Die Protokollmodule stellen nun den Header/Trailer zusammen und fügen diese mit Hilfe der Low-Level-Module an oder entfernen diese.
Bei der Simulation des Protokollstapels wurde die Funktion der Protokolle nachgewiesen. Durch die große Busbreite, von 64 Bit bei 10 GBit/s und 128 oder 256 Bit bei 40 GBit/s, schlug allerdings die Timing-Analyse fehl. Der kritische Pfad konnte bei der CRC Berechnung gefunden werden. Durch parallele CRC-Berechnungen wurde eine vorübergehende Lösung dieses Problems für die Geschwindigkeit 10 GBit/s erreicht.
Die Analyse des Ressourcenverbrauchs zeigte, dass der neue Protokollstapel nur wenig Ressourcen in einem FPGA nutzt. Für 10 GBit/s werden lediglich 3000 LUTs und 2400 Register
benötigt. Des weiteren wurde festgestellt, dass der Ressourcenverbrauch nicht proportional zur Busbreite ist. Bei einer Verdopplung der Busbreite werden lediglich 60 % mehr Ressourcen benötigt.