Tagungsband zum Workshop der Multiprojekt Chip-Gruppe Baden-Württemberg
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Electronic pills, smart capsules or miniaturized microsystems swallowed by human beings or animals for various biomedical and diagnostic applications are growing rapidly in the last years. This paper searched out the important existing electronic pills in the market and prototypes in research centers. Further objective of this research is to develop a technology platform with enhanced feature to cover the drawback of most
capsules. The designed telemetry unit is a synchronous bidirectional communication block using continuous phase DQPSK of 115 kHz low carrier frequency for inductive data transmission suited for human body energy transfer. The communication system can assist the electronic pill to trigger an actuator for drug delivery, to record temperature, or to measure pH of the body. It consists additionally to a 32bit processor, memory, external peripheries, and detection facility. The complete system is designed to fit small-size mass medical application with low power consumption, size of 7x25mm. The system is designed, simulated and emulated on FPGA.
The Metering Bus, also known as M-Bus, is a European standard EN13757-3 for reading out metering devices, like electricity, water, gas, or heat meters. Although real-life M-Bus networks can reach a significant size and complexity, only very simple protocol analyzers are available to observe and maintain such networks. In order to provide developers and installers with the ability to analyze the real bus signals easily, a web-based monitoring tool for the M-Bus has been designed and implemented. Combined with a physical bus interface it allows for measuring and recording the bus signals. For this at first a circuit has been developed, which transforms the voltage and current-modulated M-Bus signals to a voltage signal that can be read by a standard ADC and processed by an MCU. The bus signals and packets are displayed using a web server, which analyzes and classifies the frame fragments. As an additional feature an oscilloscope functionality is included in order to visualize the physical signal on the bus. This paper describes the development of the read-out circuit for the Wired M-Bus and the data recovery.
Der Cache-Speicher für den Softprozessor SIRIUS ist ein 4-fach assoziativer Cache-Speicher, der mit einem DDR-Interface auf einen externen Speicher zugreifen kann. Er verwaltet und beschleunigt Zugriffe vom Prozessor auf diesen Speicher. Der Cache-Speicher arbeitet intern mit 32 Bit und der doppelten Prozessortaktfrequenz und ermöglicht Systeme mit größeren Speicheranforderungen ohne signifikante Performanceverluste. Der Cache-Speicher wurde mit der Hardwarebeschreibungssprache VHDL erstellt und mit dem bestehenden Mikrocontrollersystem verbunden.
Das Gesamtsystem wurde zunächst simuliert und anschließend mit dem Cyclone III FPGA Starter Kit von Altera, welches ein 32 MB DDR-RAM-Modul zur Verfügung stellt, durch Ausführen eines Testprogramms erfolgreich verifiziert. Für den kompletten Cache-Speicher werden inklusive der Pins für den externen Oszillator und des Reset-Tasters 3805 Logik-Zellen, 27 M9K-Blöcke, 44 Pins und eine PLL benötigt.
High mobility, electrolyte-gated transistors (EGTs) show high DC performance at low voltages (< 2 V). To model those EGTs, we have used different models for the below and the above threshold regime with appropriate interpolation to ensure continuity and smoothness over all regimes. This empirical model matches very well with our measured results obtained by the electrical characterization of EGTs.
Im ASIC Design Center der Hochschule Offenburg wird ein Design Kit für die UMC 0.18μm Faraday Technologie aufbereitet. Dabei werden alle benötigten Dateien, welche für einen zunächst rein digitalen Chipentwurf unter Verwendung der Synopsys, Cadence und Mentor Tools benötigt werden, für den UMC 0.18μm Prozess zusammengestellt.
The efficient support of Hardwae-In-theLoop (HIL) in the design process of hardwaresoftware-co-designed systems is an ongoing challenge. This paper presents a network-based integration of hardware elements into the softwarebased image processing tool „ADTF“, based on a high-performance Gigabit Ethernet MAC and a highly-efficient TCP/IP-stack. The MAC has been designed in VHDL. It was verified in a SystemCsimulation environment and tested on several Altera FPGAs.
In this paper an RFID/NFC (ISO 15693 standard) based inductively powered passive SoC (system on chip) for biomedical applications is presented. A brief overview of the system design, layout techniques and verification method is dis-cussed here. The SoC includes an integrated 32 bit microcontroller, sensor interface circuit, analog to digital converter, integrated RAM, ROM and some other peripherals required for the complete passive operation. The entire chip is realized in CMOS 0.18 μm technology with a chip area of 1.52mm x 3.24 mm.
Mit dem Übergang zu immer komplexeren Designs an der Hochschule Offenburg werden DFT-Strukturen wie „Boundary Scan“ und „Scan“ in ASIC-Designs notwendig. Die DFT-Struktur Scan wird hierbei zukünftig bei Implementierung eines speziellen Scan Chain der Core Logic des ASIC-Designs verwendet und danach in der Boundary Scan Architektur integriert.
Zunächst werden die Strukturen im recht einfachen ASIC-Design „Rolling Dice“, entwickelt am IAF der Hochschule Offenburg, implementiert. Nach Verifizierung der Funktionalität der Strukturen durch Emulation erfolgt die Einführung in komplexere ASIC-Design wie Front-End ASIC DQPSK sowie Prozessor-ASIC PDA V.2 (beide ebenfalls entwickelt am IAF der Hochschule Offenburg).
Eine Verifizierung der mit DFT-Strukturen ausgestatteten komplexeren ASIC-Design erfolgt im Rahmen dieser Ausarbeitung nicht, Bezug genommen wird hauptsächlich auf die Einführung der DFT-Strukturen in das ASIC-Design des „Rolling Dice“.
Ein Vergleich von Aufwand gegenüber Nutzen bei Implementierung von DFT-Strukturen in „kleine“ gegenüber „große“ ASIC-Design bildet ein wichtiges Fazit.
The research project Ko-TAG [2], as part of the research initiative Ko-FAS [1], funded by the German Ministry of Economics and Technologies (BMWi), deals with the development of a wireless cooperative sensor system that shall pro-vide a benefit to current driver assistance systems (DAS) and traffic safety applications (TSA). The system’s primary function is the localization of vulnerable road users (VRU) e.g. pedestrians and powered two-wheelers, using communication signals, but can also serve as pre-crash (surround) safety system among vehicles. The main difference of this project, compared to previous ones that dealt with this topic, e.g. the AMULETT project, is an underlying FPGA based Hardware-Software co-design. The platform drives a real-time capable communication protocol that enables highly scalable network topologies fulfilling the hard real-time requirements of the single localization processes. Additionally it allows the exchange of further data (e.g. sensor data) to support the accident pre-diction process and the channel arbitration, and thus supports true cooperative sensing. This paper gives an overview of the project’s current system design as well as of the implementations of the key HDL entities supporting the software parts of the communication protocol. Furthermore, an approach for the dynamic reconfiguration of the devices is described, which provides several topology setups using a single PCB design.
Im Rahmen einer Master Thesis wurde ausgehend von einem vorhandenen System On Chip Design, welches eingehende EKG-Datensignale verarbeitet, das bestehende System so erweitert dass es komplett über den standardisierten SPI-Bus steuerbar und auslesbar ist.
Digitaler Phasenreglerkreis mit numerisch gesteuertem Oszillator als LCA-Microcontroller Kombination
(1992)
Am Beispiel einer Schrittmotor-Indexerschaltung wird der effektive Einsatz von konfigurierbaren Logic Cell Arrays in Zusammenwirkung mit einem Mikrokontroller demonstriert, wobei die hohe Arbeitsgeschwindigkeit des LCAs den Bereich der Schaltung übernimmt und im Regelkreis die arithmetrische Berechnung durchführt. Die Konfiguration des LCA aus dem EPROM des Controllers führt zu einer ungewöhnlichen Flexibilität des Entwurfs und ermöglicht zahlreiche andere Anwendungen mit dieser Architektur.
Für die Implementation in ASIC's wurde ein kompakter Mikroprozessor-Kernel als Standardzellen-Makro entworfen. Durch konsequenten Einsatz von Hochsprachen und CAE-Werkzeugen (VHDL, Synthese) konnte ein vollständiges Design in nur vier Monaten durchgeführt werden. Der Prozessor wird in einem Testchip erprobt.
An der FH Offenburg arbeiten seit Ende 1989 in einem Team die Professoren Dr. Jansen, Dr. Schüssele, die wissenschaftlichen Mitarbeiter Bernd Reinke, Martin Jörger und die Diplomanden Hans Fiesel, Otmar Feißt an dem Entwurf eines Nachrichtenempfängers. Im Rahmen dieses Projekts, genannt GPS-Projekt (GPS = Global Positioning System), wurde im Herbst 1990 ein experimenteller Empfänger in Betrieb genommen. Nachdem die Testergebnisse gezeigt hatten,daß das Konzept der Anlage stimmte, ging es nun um die Miniaturisieriung, Integration und Optimierung der Schaltung. Außerdem sollte der bisher verwendete PC durch einen auf der Platine befindlichen Mikroprozessor ersetzt werden. Im Zusammenhang mit dem GPS-Projekt wurden bisher im Offenburger ASIC-Labor eine Analogschaltung auf einem B500, drei LCA Designs und diverse GAL's entwickelt.
Zur Zeit arbeiten mehrere Diplomanden an der zweiten Generation des Empfängers. Meine Aufgabe besteht darin, die dort noch in drei LCA's untergebrachte digitale Logik sowie einen Teil des bisherigen PC-Interface in einem IMS Gate Forrest zu integrieren. Außerdem muß die Logik von 8 Bit auf einen 16 Bit breiten Datenbus umgestellt und an die neue Peripherie des Mikroprozessors angepasst werden. Damit soll die jetzige Digital-Platine noch weiter verkleinert werden. Wesentlich ist dabei die Umsetzung der zahlreichen Zähler- und Registerstrukturen in einem Gate Forrest. Als Arbeitsmittel stehen Apollo Workstations mit Mentor Software zur Verfügung.
Die Fachhochschule Offenburg bietet den Studenten des Fachbereichs Nachrichtentechnik seit Ende 1990 das Wahlfach "Entwicklung integrierter Anwenderschaltkreise (ASIC)" an. Ziel des Wahlfachs ist es, den Studenten Grundkenntnisse im Entwurf eines ASIC's zu vermitteln, und wie im folgenden Beitrag aufgezeigt, die Möglichkeit zu bieten, den gesamten Entwurfszyklus von der Schaltungsentwicklung bis hin zur Fertigungsmaske zu durchlaufen.
Elektronische Türschilder zur Darstellung von Informationen sind insbesondere in öffentlichen Gebäuden zwischenzeitlich weit verbreitet. Die Varianz dieser elektronischen Türschilder reicht vom Tablet-basierten Türschild bis hin zum PC-basierten Türschild mit externem Bildschirm. Zumeist werden die Systeme mit 230 V betrieben. Bei einer großen Summe von Türschildern in öffentlichen Gebäuden kann dies zu einem signifikanten Umsatz an Energie führen. Im Rahmen dieses Papers wird die Entwicklung eines energieautarken arbeiten Türschildes vorgestellt, bei dem ein E-Paper-Display zum Einsatz kommt. Das Türschild lässt sich per Smartphone-App und NFC-Schnittstelle konfigurieren. Es wird insbesondere auf das Low-Power-Hardware-Design der Elektronik und energetische Aspekte eingegangen.
Die neueste Generation von programmierbaren Logikbausteinen verfügt neben den konfigurierbaren Logikzellen über einen oder mehrere leistungsfähige Mikroprozessoren. In dieser Arbeit wird gezeigt, wie ein bestehendes Zwei-Chip-System auf einen Xilinx Zynq 7000 mit zwei ARM A9-Cores migriert wird. Bei dem System handelt es sich um das „GPS-gestützte Kreisel-system ADMA“ des Unternehmens GeneSys. Die neue Lösung verbessert den Datenaustausch zwischen dem ersten Mikroprozessor zur digitalen Signalverarbeitung und dem zweiten Prozessor zur Ablaufsteuerung durch ein Shared Memory. Für die schnelle und echtzeitfähige Datenübertragung werden zahlreiche hochbitratige Schnittstellengenutzt.
Die Elektronikindustrie bietet für die Realisierung digitaler Logik eine Vielzahl integrierter Bausteine an, die ein Höchstmaß an Zuverlässigkeit als auch Integrationsdichte ermöglichen.
Je nach Integrationsdichte unterscheidet man hierbei zwischen Standardlogik (TTL,CMOS,DTL...), programmierbarer Logik (PLA, GAL...), Gate Arrays und ASIC-Bausteinen. Mit steigender Integrationsdichte werden Systemeigenschaften verbessert, wie Leistungsverbrauch, Platzbedarf, und Zuverlässigkeit.
Jedoch steht ihr auch ein stark erhöhter Kosten- und Entwicklungsaufwand gegenüber, der den Einsatz hochintegrierter Bausteine in Einzelfertigung bzw. Kleinserien verhindert.
Xilinx bietet nun mit seiner LCA-Produktreihe (logic cell array) eine Alternative zu bestehender hochintegrierbarer Logik an, mit der es möglich sein soll, Vorteile der genannten Einzelproduktgruppen zu übernehmen, und deren Nachteile zu beseitigen.
Im Rahmen einer Diplomarbeit wurde ein solcher LCA-Baustein (XC3020) eingesetzt. Anhand der gegebenen konkreten Anwendung konnte hierbei untersuch twerden, wie schnell sich ein solcher Baustein in bestehende Hardware eingliedern läßt, und welche Integrationsdichte er ermöglicht.
Im Folgenden sollen nun als Schwerpunkte das Einsatzgebiet, die Entwicklung und die Simulation des LCA bei vorliegender Aufgabenstellung aufgezeigt werden.
Im Frühjahr 1995 entstand die Idee, einen Lottozahlengenerator als Demonstrations- und Studienobjekt, für die Anwendung komplexer digitaler Entwurfsmethoden, zu entwerfen. Mit Hilfe der Schaltung ist es möglich, 6 verschiedene Zahlen zufällig aus 49 Zahlen zu ermitteln. Bei der Ziehung der einzelnen Zahlen werden verschiedene Töne und Melodien erzeugt. Die Schaltung ist so konzipiert, daß eine einfache Bedienung möglich ist. Der Chip wurde als Standardzellen-Entwurf mit einer Fläche von ca. 7 um² geroutet.
Als Fortsetzung des FHOP-Projektes wurde an der Fachhochschule Offenburg auf Basis des bestehenden Mikroprozessorkerns im Rahmen einer Diplomarbeit ein Mikrocontroller in ES2-0.7 μm-Technologie entworfen. Der Controller wurde modular aufgebaut mit den Komponenten: FHOP-Mikroprozessor, Buscontroller, Waitstate-Chipselect-Einheit, 16x16 Bit Multiplizierer, 2KB ROM, 256 Byte RAM, Watchdog, PIO mit 16 konfigurierbaren Ports, SIO, 2 Timer und ein Interruptcontroller für 8 Interrputquellen.
Der Chip benötigt bei einer Komplexität von ca. 65400 Transistoren eine Siliziumfläche von etwa 27 mm². Er wurde im September 1996 zur Fertigung gegeben und mittlerweile erfolgreich getestet. Das interne ROM des Mikrocontrollers enthält das BIOS sowie ein Testprogramm. Zur Erstellung der Software steht eine komplette Entwicklungsumgebung zur Verfügung. Sämtliche Komponenten stehen im FHOP-Design-Kit in Kürze zur Verfügung.