• search hit 1 of 1
Back to Result List

Entwicklung eines generisch synthetisierbaren VHDL-Ethernet-Stacks für Geschwindigkeiten ab 10 Gbit/s

  • Diese Abschlussarbeit beschäftigt sich mit der Entwicklung eines VHDL-Ethernet Protokollstapels. Aufbauend auf einem existierenden Protokollstapel für 1 GBit/s ist das Ziel dieser Arbeit, einen Protokollstapel zu entwerfen, der eine Datenübertragungsrate von mehr als 10 GBit/s erreicht. Dieser Protokollstapel soll die Protokolle Ethernet, IPv4, ARP, ICMP und UDP enthalten. Durch eine flexibleDiese Abschlussarbeit beschäftigt sich mit der Entwicklung eines VHDL-Ethernet Protokollstapels. Aufbauend auf einem existierenden Protokollstapel für 1 GBit/s ist das Ziel dieser Arbeit, einen Protokollstapel zu entwerfen, der eine Datenübertragungsrate von mehr als 10 GBit/s erreicht. Dieser Protokollstapel soll die Protokolle Ethernet, IPv4, ARP, ICMP und UDP enthalten. Durch eine flexible Struktur der Ports und den Einsatz von generics soll dieser Protokollstapel leicht konfigurierbar und so für viele Anwendungszwecke nutzbar sein. Zunächst wurde der existierende Protokollstapel von der Xilinx Vertix5 Serie auf die 7er Serie portiert und in Betrieb genommen. Dabei traten Probleme mit dem Transceiver und dem ARP Protokoll auf. Nachdem diese gelöst wurden, konnte ein Konzept für den neuen Protokollstapel erarbeitet werden. Dieser nutzt nun ein – in der Busbreite – flexibles Streaming Interface, um die Geschwindigkeit der Datenübertragung anzupassen. Da jedes der genutzten Protokolle an die Daten einen Header/Trailer anhängt oder entfernt, wurden für diese Aufgabe insgesamt vier Low-Level-Module entwickelt. Diese Module wurden mit Hilfe einer Testbench und einer Testmatrix verifiziert. Die Protokollmodule stellen nun den Header/Trailer zusammen und fügen diese mit Hilfe der Low-Level-Module an oder entfernen diese. Bei der Simulation des Protokollstapels wurde die Funktion der Protokolle nachgewiesen. Durch die große Busbreite, von 64 Bit bei 10 GBit/s und 128 oder 256 Bit bei 40 GBit/s, schlug allerdings die Timing-Analyse fehl. Der kritische Pfad konnte bei der CRC Berechnung gefunden werden. Durch parallele CRC-Berechnungen wurde eine vorübergehende Lösung dieses Problems für die Geschwindigkeit 10 GBit/s erreicht. Die Analyse des Ressourcenverbrauchs zeigte, dass der neue Protokollstapel nur wenig Ressourcen in einem FPGA nutzt. Für 10 GBit/s werden lediglich 3000 LUTs und 2400 Register benötigt. Des weiteren wurde festgestellt, dass der Ressourcenverbrauch nicht proportional zur Busbreite ist. Bei einer Verdopplung der Busbreite werden lediglich 60 % mehr Ressourcen benötigt.show moreshow less

Download full text files

Export metadata

Metadaten
Author:Stefan Unrein
Place of publication:Offenburg
Year of Publication:2018
Pagenumber:84
Language:German
Tag:10Gbit/s; 40Gbit/s; Ethernet; Ethernet-Stack; VHDL
Advisor:Elke Mackensen, Patrick Lehmann
Publishing Institution:Hochschule Offenburg
Granting Institution:Hochschule Offenburg, Fakultät Elektrotechnik und Informationstechnik (E+I)
Date of final exam:2018/10/23
Document Type:Master's Thesis
Acces Right:Zugriffsbeschränkt
Release Date:2018/12/20
Licence (German):License LogoCreative Commons - CC BY-ND - Namensnennung - Keine Bearbeitungen 4.0 International
URN:urn:nbn:de:bsz:ofb1-opus4-29225